📄 uart_top.map.rpt
字号:
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; State Machine - |Uart_top|Txmitt:U4|Tx_State ;
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; Name ; Tx_State.stop_halfbit ; Tx_State.stop_2bit ; Tx_State.stop_1bit ; Tx_State.parity ; Tx_State.shift ; Tx_State.start ;
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; Tx_State.start ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; Tx_State.shift ; 0 ; 0 ; 0 ; 0 ; 1 ; 1 ;
; Tx_State.parity ; 0 ; 0 ; 0 ; 1 ; 0 ; 1 ;
; Tx_State.stop_1bit ; 0 ; 0 ; 1 ; 0 ; 0 ; 1 ;
; Tx_State.stop_2bit ; 0 ; 1 ; 0 ; 0 ; 0 ; 1 ;
; Tx_State.stop_halfbit ; 1 ; 0 ; 0 ; 0 ; 0 ; 1 ;
+-----------------------+-----------------------+--------------------+--------------------+-----------------+----------------+----------------+
+------------------------------------------------------------------------------------+
; State Machine - |Uart_top|Rxcver:U3|Rx_State ;
+-----------------+---------------+-----------------+----------------+---------------+
; Name ; Rx_State.stop ; Rx_State.parity ; Rx_State.shift ; Rx_State.idle ;
+-----------------+---------------+-----------------+----------------+---------------+
; Rx_State.idle ; 0 ; 0 ; 0 ; 0 ;
; Rx_State.shift ; 0 ; 0 ; 1 ; 1 ;
; Rx_State.parity ; 0 ; 1 ; 0 ; 1 ;
; Rx_State.stop ; 1 ; 0 ; 0 ; 1 ;
+-----------------+---------------+-----------------+----------------+---------------+
+-----------------------------------------------------------------------------------------------------+
; State Machine - |Uart_top|Intface:U1|Int_State ;
+----------------+----------------+----------------+----------------+----------------+----------------+
; Name ; Int_State.int3 ; Int_State.int2 ; Int_State.int1 ; Int_State.int0 ; Int_State.idle ;
+----------------+----------------+----------------+----------------+----------------+----------------+
; Int_State.idle ; 0 ; 0 ; 0 ; 0 ; 0 ;
; Int_State.int0 ; 0 ; 0 ; 0 ; 1 ; 1 ;
; Int_State.int1 ; 0 ; 0 ; 1 ; 0 ; 1 ;
; Int_State.int2 ; 0 ; 1 ; 0 ; 0 ; 1 ;
; Int_State.int3 ; 1 ; 0 ; 0 ; 0 ; 1 ;
+----------------+----------------+----------------+----------------+----------------+----------------+
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; Registers Protected by Synthesis ;
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; Register Name ; Protected by Synthesis Attribute or Preserve Register Assignment ; Not to be Touched by Netlist Optimizations ;
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; Rxcver:U3|RBR_r[0] ; yes ; yes ;
; Rxcver:U3|RbrDataRDY ; yes ; yes ;
; Rxcver:U3|RBR_r[1] ; yes ; yes ;
; Rxcver:U3|OverrunErr_r ; yes ; yes ;
; Rxcver:U3|RBR_r[2] ; yes ; yes ;
; Rxcver:U3|ParityErr_r ; yes ; yes ;
; Rxcver:U3|RBR_r[3] ; yes ; yes ;
; Rxcver:U3|FrameErr_r ; yes ; yes ;
; Rxcver:U3|RBR_r[4] ; yes ; yes ;
; Rxcver:U3|BreakInt_r ; yes ; yes ;
; Rxcver:U3|RBR_r[5] ; yes ; yes ;
; Txmitt:U4|ThrEmpty ; yes ; yes ;
; Rxcver:U3|RBR_r[6] ; yes ; yes ;
; Txmitt:U4|TsrEmpty ; yes ; yes ;
; Rxcver:U3|RBR_r[7] ; yes ; yes ;
; Txmitt:U4|TxOutput ; yes ; yes ;
; Rxcver:U3|RSR[2] ; yes ; yes ;
; Rxcver:U3|RSR[0] ; yes ; yes ;
; Rxcver:U3|RSR[3] ; yes ; yes ;
; Rxcver:U3|RSR[1] ; yes ; yes ;
; Rxcver:U3|RxIdle_r ; yes ; yes ;
; Intface:U1|RbrRDn1_r ; yes ; yes ;
; Rxcver:U3|RSR[4] ; yes ; yes ;
; Rxcver:U3|RSR[5] ; yes ; yes ;
; Rxcver:U3|RxPrtyErr ; yes ; yes ;
; Rxcver:U3|RSR[6] ; yes ; yes ;
; Rxcver:U3|RxFrmErr ; yes ; yes ;
; Rxcver:U3|RSR[7] ; yes ; yes ;
; Rxcver:U3|HuntOne_r ; yes ; yes ;
; Txmitt:U4|TxParity_r ; yes ; yes ;
; Txmitt:U4|TSR[0] ; yes ; yes ;
; Rxcver:U3|Hunt_r ; yes ; yes ;
; Txmitt:U4|TxCNT_r[0] ; yes ; yes ;
; Txmitt:U4|TxCNT_r[1] ; yes ; yes ;
; Txmitt:U4|TxCNT_r[2] ; yes ; yes ;
; Txmitt:U4|TSR[1] ; yes ; yes ;
; Rxcver:U3|NumDataBitReceived_r[0] ; yes ; yes ;
; Rxcver:U3|NumDataBitReceived_r[1] ; yes ; yes ;
; Rxcver:U3|NumDataBitReceived_r[2] ; yes ; yes ;
; Rxcver:U3|NumDataBitReceived_r[3] ; yes ; yes ;
; Txmitt:U4|TSR[2] ; yes ; yes ;
; Txmitt:U4|TSR[3] ; yes ; yes ;
; Txmitt:U4|TSR[4] ; yes ; yes ;
; Txmitt:U4|TSR[5] ; yes ; yes ;
; Txmitt:U4|TSR[6] ; yes ; yes ;
; Txmitt:U4|TSR[7] ; yes ; yes ;
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; User-Specified and Inferred Latches ;
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; Latch Name ; Latch Enable Signal ; Free of Timing Hazards ;
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; Intface:U1|CS_r ; ADSn ; yes ;
; Intface:U1|ADDR_s[2] ; ADSn ; yes ;
; Intface:U1|ADDR_s[1] ; ADSn ; yes ;
; Intface:U1|ADDR_s[0] ; ADSn ; yes ;
; Number of user-specified and inferred latches = 4 ; ; ;
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Note: All latches listed above may not be present at the end of synthesis due to various synthesis optimizations.
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; General Register Statistics ;
+----------------------------------------------+-------+
; Statistic ; Value ;
+----------------------------------------------+-------+
; Total registers ; 124 ;
; Number of registers using Synchronous Clear ; 7 ;
; Number of registers using Synchronous Load ; 6 ;
; Number of registers using Asynchronous Clear ; 124 ;
; Number of registers using Asynchronous Load ; 0 ;
; Number of registers using Clock Enable ; 59 ;
; Number of registers using Preset ; 0 ;
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; Inverted Register Statistics ;
+-----------------------------------------+---------+
; Inverted Register ; Fan out ;
+-----------------------------------------+---------+
; Txmitt:U4|ThrEmpty ; 11 ;
; Txmitt:U4|TsrEmpty ; 2 ;
; Txmitt:U4|TxOutput ; 4 ;
; Intface:U1|MsrRDn2_r ; 5 ;
; Intface:U1|MsrRDn1_r ; 6 ;
; Intface:U1|IirRDn1_r ; 2 ;
; Intface:U1|IirRDn2_r ; 1 ;
; Intface:U1|LsrRDn1_r ; 3 ;
; Intface:U1|LsrRDn2_r ; 2 ;
; Modem:U2|CTSn1 ; 1 ;
; Rxcver:U3|RxIdle1_r ; 5 ;
; Rxcver:U3|RxIdle_r ; 11 ;
; Intface:U1|RbrRDn1_r ; 2 ;
; Intface:U1|RbrRDn2_r ; 1 ;
; Modem:U2|DSRn1 ; 1 ;
; Modem:U2|RIn1 ; 1 ;
; Rxcver:U3|RxPrtyErr ; 4 ;
; Modem:U2|DCDn1 ; 1 ;
; Intface:U1|ThrWRn1_r ; 2 ;
; Txmitt:U4|TxInShiftState1 ; 1 ;
; Intface:U1|ThrWRn2_r ; 1 ;
; Txmitt:U4|TxInStopState1 ; 1 ;
; Txmitt:U4|TxParity_r ; 2 ;
; Txmitt:U4|Count_vr[3] ; 3 ;
; Txmitt:U4|Count_vr[0] ; 6 ;
; Txmitt:U4|Count_vr[1] ; 5 ;
; Txmitt:U4|Count_vr[2] ; 4 ;
; Txmitt:U4|TxInStartState1 ; 3 ;
; Rxcver:U3|RxFrmErr1_r ; 1 ;
; Total number of inverted registers = 29 ; ;
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+-----------------------------------------------------------------------------------------------------------------------------------------------------------+
; Multiplexer Restructuring Statistics (Restructuring Performed) ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+---------------------------------------------+
; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ;
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; 3:1 ; 4 bits ; 8 LEs ; 4 LEs ; 4 LEs ; Yes ; |Uart_top|Rxcver:U3|FrameErr_r ;
; 4:1 ; 3 bits ; 6 LEs ; 3 LEs ; 3 LEs ; Yes ; |Uart_top|Txmitt:U4|TxCNT_r[0] ;
; 4:1 ; 4 bits ; 8 LEs ; 4 LEs ; 4 LEs ; Yes ; |Uart_top|Rxcver:U3|NumDataBitReceived_r[0] ;
; 5:1 ; 7 bits ; 21 LEs ; 7 LEs ; 14 LEs ; Yes ; |Uart_top|Txmitt:U4|TSR[6] ;
; 5:1 ; 8 bits ; 24 LEs ; 8 LEs ; 16 LEs ; Yes ; |Uart_top|Rxcver:U3|RSR[6] ;
; 3:1 ; 2 bits ; 4 LEs ; 2 LEs ; 2 LEs ; Yes ; |Uart_top|Intface:U1|RbrRDn1_r ;
; 10:1 ; 4 bits ; 24 LEs ; 16 LEs ; 8 LEs ; No ; |Uart_top|Intface:U1|DOUT[6] ;
; 12:1 ; 2 bits ; 16 LEs ; 4 LEs ; 12 LEs ; No ; |Uart_top|Txmitt:U4|Selector18 ;
; 13:1 ; 5 bits ; 40 LEs ; 20 LEs ; 20 LEs ; No ; |Uart_top|Intface:U1|Selector1 ;
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