uart_top.fit.rpt

URAT异步通信接口的VHDL描述

; DSRn    ; Input    ; 6             ; 6             ; --                    ; --  ;
; RIn     ; Input    ; 6             ; 6             ; --                    ; --  ;
; DCDn    ; Input    ; 6             ; 6             ; --                    ; --  ;
; DIN[6]  ; Input    ; 6             ; 6             ; --                    ; --  ;
; WRn     ; Input    ; 6             ; 0             ; --                    ; --  ;
; DIN[0]  ; Input    ; 6             ; 6             ; --                    ; --  ;
; DIN[1]  ; Input    ; 6             ; 6             ; --                    ; --  ;
; DIN[2]  ; Input    ; 6             ; 6             ; --                    ; --  ;
; DIN[3]  ; Input    ; 6             ; 6             ; --                    ; --  ;
; SIN     ; Input    ; 6             ; 6             ; --                    ; --  ;
; DIN[5]  ; Input    ; 6             ; 6             ; --                    ; --  ;
; DIN[4]  ; Input    ; 6             ; 6             ; --                    ; --  ;
; DIN[7]  ; Input    ; 6             ; 6             ; --                    ; --  ;
; DOUT[0] ; Output   ; --            ; --            ; --                    ; --  ;
; DOUT[1] ; Output   ; --            ; --            ; --                    ; --  ;
; DOUT[2] ; Output   ; --            ; --            ; --                    ; --  ;
; DOUT[3] ; Output   ; --            ; --            ; --                    ; --  ;
; DOUT[4] ; Output   ; --            ; --            ; --                    ; --  ;
; DOUT[5] ; Output   ; --            ; --            ; --                    ; --  ;
; DOUT[6] ; Output   ; --            ; --            ; --                    ; --  ;
; DOUT[7] ; Output   ; --            ; --            ; --                    ; --  ;
; DDIS    ; Output   ; --            ; --            ; --                    ; --  ;
; INTR    ; Output   ; --            ; --            ; --                    ; --  ;
; RxRDYn  ; Output   ; --            ; --            ; --                    ; --  ;
; SOUT    ; Output   ; --            ; --            ; --                    ; --  ;
; TxRDYn  ; Output   ; --            ; --            ; --                    ; --  ;
; DTRn    ; Output   ; --            ; --            ; --                    ; --  ;
; RTSn    ; Output   ; --            ; --            ; --                    ; --  ;
+---------+----------+---------------+---------------+-----------------------+-----+


+--------------------------------------------------------------------+
; Pad To Core Delay Chain Fanout                                     ;
+--------------------------------------+-------------------+---------+
; Source Pin / Fanout                  ; Pad To Core Index ; Setting ;
+--------------------------------------+-------------------+---------+
; RDn                                  ;                   ;         ;
;      - Intface:U1|RbrRDn_r~31        ; 0                 ; 6       ;
;      - Intface:U1|DDIS~30            ; 0                 ; 6       ;
;      - Intface:U1|MsrRDn_r~7         ; 0                 ; 6       ;
;      - Intface:U1|IirRDn_r~7         ; 0                 ; 6       ;
;      - Intface:U1|LsrRDn_r~15        ; 0                 ; 6       ;
;      - Intface:U1|RbrRDn_r~32        ; 0                 ; 6       ;
; MR                                   ;                   ;         ;
; A[1]                                 ;                   ;         ;
;      - Intface:U1|ADDR_s[1]          ; 1                 ; 6       ;
; ADSn                                 ;                   ;         ;
; A[0]                                 ;                   ;         ;
;      - Intface:U1|ADDR_s[0]          ; 1                 ; 6       ;
; A[2]                                 ;                   ;         ;
;      - Intface:U1|ADDR_s[2]          ; 1                 ; 6       ;
; MCLK                                 ;                   ;         ;
; CTSn                                 ;                   ;         ;
;      - Modem:U2|MSReg~261            ; 0                 ; 6       ;
;      - Modem:U2|MSReg~265            ; 0                 ; 6       ;
;      - Modem:U2|CTSn1~2              ; 0                 ; 6       ;
; CS                                   ;                   ;         ;
;      - Intface:U1|CS_r               ; 0                 ; 6       ;
; DSRn                                 ;                   ;         ;
;      - Modem:U2|MSReg~262            ; 1                 ; 6       ;
;      - Modem:U2|MSReg~266            ; 1                 ; 6       ;
;      - Modem:U2|DSRn1~2              ; 1                 ; 6       ;
; RIn                                  ;                   ;         ;
;      - Modem:U2|MSReg~263            ; 0                 ; 6       ;
;      - Modem:U2|MSReg~267            ; 0                 ; 6       ;
;      - Modem:U2|RIn1~2               ; 0                 ; 6       ;
; DCDn                                 ;                   ;         ;
;      - Modem:U2|MSReg~264            ; 1                 ; 6       ;
;      - Modem:U2|MSReg~268            ; 1                 ; 6       ;
;      - Modem:U2|DCDn1~2              ; 1                 ; 6       ;
; DIN[6]                               ;                   ;         ;
;      - Intface:U1|LCR[6]             ; 0                 ; 6       ;
;      - Intface:U1|THR[6]~feeder      ; 0                 ; 6       ;
; WRn                                  ;                   ;         ;
;      - Intface:U1|WRn_cs~4           ; 1                 ; 0       ;
;      - Intface:U1|ThrWRn_r~21        ; 0                 ; 6       ;
; DIN[0]                               ;                   ;         ;
;      - Intface:U1|MCR[0]             ; 0                 ; 6       ;
;      - Intface:U1|IER[0]             ; 0                 ; 6       ;
;      - Intface:U1|LCR[0]             ; 0                 ; 6       ;
;      - Intface:U1|THR[0]~feeder      ; 0                 ; 6       ;
; DIN[1]                               ;                   ;         ;
;      - Intface:U1|MCR[1]             ; 1                 ; 6       ;
;      - Intface:U1|IER[1]             ; 1                 ; 6       ;
;      - Intface:U1|LCR[1]             ; 1                 ; 6       ;
;      - Intface:U1|THR[1]             ; 1                 ; 6       ;
; DIN[2]                               ;                   ;         ;
;      - Intface:U1|IER[2]             ; 0                 ; 6       ;
;      - Intface:U1|LCR[2]             ; 0                 ; 6       ;
;      - Intface:U1|THR[2]             ; 0                 ; 6       ;
; DIN[3]                               ;                   ;         ;
;      - Intface:U1|IER[3]             ; 0                 ; 6       ;
;      - Intface:U1|LCR[3]~feeder      ; 0                 ; 6       ;
;      - Intface:U1|THR[3]~feeder      ; 0                 ; 6       ;
; SIN                                  ;                   ;         ;
;      - Rxcver:U3|Shift_data_Proc~106 ; 0                 ; 6       ;
;      - Rxcver:U3|RxPrtyErr~194       ; 0                 ; 6       ;
;      - Rxcver:U3|Selector12~461      ; 0                 ; 6       ;
;      - Rxcver:U3|Shift_data_Proc~1   ; 0                 ; 6       ;
;      - Rxcver:U3|RxFrmErr~143        ; 0                 ; 6       ;
;      - Rxcver:U3|HuntOne_r~36        ; 0                 ; 6       ;
;      - Rxcver:U3|Selector0~13        ; 0                 ; 6       ;
;      - Rxcver:U3|SIN1_r              ; 0                 ; 6       ;
;      - Rxcver:U3|Hunt_r~35           ; 0                 ; 6       ;
;      - Rxcver:U3|SampledOnce_Proc~27 ; 0                 ; 6       ;
; DIN[5]                               ;                   ;         ;
;      - Intface:U1|LCR[5]             ; 0                 ; 6       ;
;      - Intface:U1|THR[5]~feeder      ; 0                 ; 6       ;
; DIN[4]                               ;                   ;         ;
;      - Intface:U1|LCR[4]             ; 0