uart_top.tan.rpt

URAT异步通信接口的VHDL描述

+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                           ; EP2C5T144C6        ;      ;    ;             ;
; Timing Models                                         ; Final              ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
; Default hold multicycle                               ; Same As Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                         ; Off                ;      ;    ;             ;
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+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; MCLK            ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; ADSn            ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; WRn             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'MCLK'                                                                                                                                                                                                                                                               ;
+-----------------------------------------+-----------------------------------------------------+-----------------------------------+-----------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                              ; To                                ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+-----------------------------------+-----------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 272.26 MHz ( period = 3.673 ns )                    ; Rxcver:U3|RbrDataRDY              ; Intface:U1|Int_State.int0         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.459 ns                ;
; N/A                                     ; 272.26 MHz ( period = 3.673 ns )                    ; Rxcver:U3|RbrDataRDY              ; Intface:U1|Int_State.int1         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.459 ns                ;
; N/A                                     ; 277.47 MHz ( period = 3.604 ns )                    ; Txmitt:U4|ThrEmpty                ; Intface:U1|Int_State.int0         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.390 ns                ;
; N/A                                     ; 277.47 MHz ( period = 3.604 ns )                    ; Txmitt:U4|ThrEmpty                ; Intface:U1|Int_State.int1         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.390 ns                ;
; N/A                                     ; 277.93 MHz ( period = 3.598 ns )                    ; Rxcver:U3|RxClkEn                 ; Rxcver:U3|RxPrtyErr               ; MCLK       ; MCLK     ; None                        ; None                      ; 3.392 ns                ;
; N/A                                     ; 280.11 MHz ( period = 3.570 ns )                    ; Modem:U2|MSReg[3]                 ; Intface:U1|Int_State.int0         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.351 ns                ;
; N/A                                     ; 280.11 MHz ( period = 3.570 ns )                    ; Modem:U2|MSReg[3]                 ; Intface:U1|Int_State.int1         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.351 ns                ;
; N/A                                     ; 282.65 MHz ( period = 3.538 ns )                    ; Intface:U1|LsrRDn1_r              ; Intface:U1|Int_State.int0         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.323 ns                ;
; N/A                                     ; 282.65 MHz ( period = 3.538 ns )                    ; Intface:U1|LsrRDn1_r              ; Intface:U1|Int_State.int1         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.323 ns                ;
; N/A                                     ; 283.13 MHz ( period = 3.532 ns )                    ; Modem:U2|MSReg[1]                 ; Intface:U1|Int_State.int0         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.313 ns                ;
; N/A                                     ; 283.13 MHz ( period = 3.532 ns )                    ; Modem:U2|MSReg[1]                 ; Intface:U1|Int_State.int1         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.313 ns                ;
; N/A                                     ; 284.25 MHz ( period = 3.518 ns )                    ; Intface:U1|MsrRDn2_r              ; Intface:U1|Int_State.int0         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.304 ns                ;
; N/A                                     ; 284.25 MHz ( period = 3.518 ns )                    ; Intface:U1|MsrRDn2_r              ; Intface:U1|Int_State.int1         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.304 ns                ;
; N/A                                     ; 287.27 MHz ( period = 3.481 ns )                    ; Rxcver:U3|BreakInt_r              ; Intface:U1|Int_State.int0         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.271 ns                ;
; N/A                                     ; 287.27 MHz ( period = 3.481 ns )                    ; Rxcver:U3|BreakInt_r              ; Intface:U1|Int_State.int1         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.271 ns                ;
; N/A                                     ; 292.31 MHz ( period = 3.421 ns )                    ; Rxcver:U3|RxIdle_r                ; Rxcver:U3|RxPrtyErr               ; MCLK       ; MCLK     ; None                        ; None                      ; 3.215 ns                ;
; N/A                                     ; 296.91 MHz ( period = 3.368 ns )                    ; Rxcver:U3|RbrDataRDY              ; Intface:U1|Int_State.int3         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.154 ns                ;
; N/A                                     ; 297.27 MHz ( period = 3.364 ns )                    ; Intface:U1|IirRDn1_r              ; Intface:U1|Int_State.int0         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.150 ns                ;
; N/A                                     ; 297.27 MHz ( period = 3.364 ns )                    ; Intface:U1|IirRDn1_r              ; Intface:U1|Int_State.int1         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.150 ns                ;
; N/A                                     ; 297.89 MHz ( period = 3.357 ns )                    ; Modem:U2|MSReg[0]                 ; Intface:U1|Int_State.int0         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.138 ns                ;
; N/A                                     ; 297.89 MHz ( period = 3.357 ns )                    ; Modem:U2|MSReg[0]                 ; Intface:U1|Int_State.int1         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.138 ns                ;
; N/A                                     ; 302.66 MHz ( period = 3.304 ns )                    ; Rxcver:U3|RbrDataRDY              ; Intface:U1|Int_State.idle         ; MCLK       ; MCLK     ; None                        ; None                      ; 3.090 ns                ;