clock_splitter.hier_info

clock_spliter 採用彈性設計 , 可調整週期寬度.

|clock_splitter
480HZ <= clk_divider:inst2.clk_out
clkin => inst6.IN0
enable => clk_divider:inst.enable
enable => clk_divider:inst1.enable
enable => clk_divider:inst2.enable
enable => clk_divider:inst3.enable
enable => clk_divider:inst4.enable
48HZ <= clk_divider:inst3.clk_out
6HZ <= clk_divider:inst4.clk_out


|clock_splitter|clk_divider:inst2
clk => cnt[3].CLK
clk => cnt[2].CLK
clk => cnt[1].CLK
clk => cnt[0].CLK
clk => clk_out~reg0.CLK
enable => process0~0.IN0
clk_out <= clk_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|clock_splitter|clk_divider:inst1
clk => cnt[5].CLK
clk => cnt[4].CLK
clk => cnt[3].CLK
clk => cnt[2].CLK
clk => cnt[1].CLK
clk => cnt[0].CLK
clk => clk_out~reg0.CLK
enable => process0~0.IN0
clk_out <= clk_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|clock_splitter|clk_divider:inst
clk => cnt[5].CLK
clk => cnt[4].CLK
clk => cnt[3].CLK
clk => cnt[2].CLK
clk => cnt[1].CLK
clk => cnt[0].CLK
clk => clk_out~reg0.CLK
enable => process0~0.IN0
clk_out <= clk_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|clock_splitter|clk_divider:inst3
clk => cnt[3].CLK
clk => cnt[2].CLK
clk => cnt[1].CLK
clk => cnt[0].CLK
clk => clk_out~reg0.CLK
enable => process0~0.IN0
clk_out <= clk_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|clock_splitter|clk_divider:inst4
clk => cnt[3].CLK
clk => cnt[2].CLK
clk => cnt[1].CLK
clk => cnt[0].CLK
clk => clk_out~reg0.CLK
enable => process0~0.IN0
clk_out <= clk_out~reg0.DB_MAX_OUTPUT_PORT_TYPE