cnt_4b.vhd

很多vhdl例程代码

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--//**                 http://www.zlgmcu.com
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--//**-----------------文件信息---------------------------------
--//**文   件   名:  
--//**创   建   人:  Xu hui quan (许惠泉)
--//**最后修改日期:  
--//**描        述:  
--//**               
--//*------------------当前版本修订------------------------------
--//** 修改人: 
--//** 日　期:
--//** 描　述:
--//**
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--//**************************************************************-/
LIBRARY	IEEE;
USE		IEEE.STD_LOGIC_1164.ALL;
USE		IEEE.STD_LOGIC_UNSIGNED.ALL;
USE 	IEEE.STD_LOGIC_ARITH.ALL;

ENTITY cnt_4b IS
PORT(
clock,rst,ena: 	IN 	STD_LOGIC;
dout:	OUT	STD_LOGIC_VECTOR(3 DOWNTO 0);
cout:	OUT	STD_LOGIC
);
END;

ARCHITECTURE one OF	cnt_4b	IS
SIGNAL	cnt:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
dout<=cnt;						--计数器输出
cout<=cnt(3)and cnt(2)and cnt(1) and cnt(0);--进位输出
PROCESS(clock,rst,ena)
BEGIN
	IF rising_edge(clock) THEN
		IF rst='0' THEN				--异步清零，低电平有效
			cnt<="0000";
		ELSif ena='1'	THEN		--同步使能计数，高电平有效
				cnt<=cnt+1;
		END IF;
	END IF;
END PROCESS;
END ARCHITECTURE ONE;