ledwater.vhd

很多vhdl例程代码

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--//**               广州周立功单片机发展有限公司
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--//**                        测控事业部 
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--//**                 http://www.zlgmcu.com
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--//**-----------------文件信息---------------------------------
--//**文   件   名:  
--//**创   建   人:  Xu hui quan (许惠泉)
--//**最后修改日期:  
--//**描        述:  
--//**               
--//*------------------当前版本修订------------------------------
--//** 修改人: 
--//** 日　期:
--//** 描　述:此为任意分频模块
--//** 
--//**-----------------------------------------------------------
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LIBRARY IEEE;                      
USE IEEE.STD_LOGIC_1164.ALL; --这3个程序包足发应付大部分的VHDL程序设计
USE IEEE.STD_LOGIC_Arith.ALL;
USE IEEE.STD_LOGIC_Unsigned.ALL;
--USE IEEE.NUMERIC_STD.ALL;


ENTITY ledwater IS
PORT(
clk:	IN	STD_LOGIC;
led:	OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
);
END;

ARCHITECTURE one 	OF ledwater	IS
SIGNAL	led_r:	STD_LOGIC_VECTOR(8 DOWNTO 0);
BEGIN
led<=led_r(7 DOWNTO 0);

PROCESS(clk)
BEGIN
	IF RISING_EDGE(clk) THEN 
		led_r<=led_r(7 DOWNTO 0) & '0';
		IF led_r="000000000" THEN--循环完毕吗？
			led_r<="111111111";--是，则重新赋初值
		END IF;	
	END IF;
END PROCESS;
END;