fulladd.vhd

很多vhdl例程代码

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--//**                 广州周立功单片机发展有限公司
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--//**                          测控事业部 
--//**
--//**                   http://www.zlgmcu.com
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--//**-----------------文件信息-----------------------------------
--//**文   件   名:  
--//**创   建   人:  Xu hui quan (许惠泉)
--//**最后修改日期:  
--//**描        述:  
--//**               
--//*------------------当前版本修订--------------------------------
--//** 修改人: 
--//** 日　期:
--//** 描　述:
--//**			全加器
--//**------------------------------------------------------------
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LIBRARY IEEE;                      
USE IEEE.STD_LOGIC_1164.ALL; 
USE IEEE.STD_LOGIC_Arith.ALL;
USE IEEE.STD_LOGIC_Unsigned.ALL;

ENTITY	fulladd IS
PORT(
a,b,cin:	IN	STD_LOGIC;
sum,cout:	OUT	STD_LOGIC
);
END;

ARCHITECTURE one OF	fulladd	IS
SIGNAL sum_r,a_r,b_r,cin_r:STD_LOGIC_VECTOR( 1 DOWNTO 0);
BEGIN
a_r	<=	'0' & a;	--将1位矢量扩为2位
b_r	<=	'0' & b;	--将1位矢量扩为2位
cin_r<=	'0' & cin;	--将1位矢量扩为2位
sum_r<=a_r+b_r+cin_r;
sum<=sum_r(0);
cout<=sum_r(1);
END;