ex11_6.data

[VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][

MODELDATA
MODELDATA_VERSION "v1998.8"
DESIGN "ex11_6";

/* port drive, load, max capacitance and max transition in data file */
PORTDATA
clk: MAXTRANS(0.0);
col<8>: MAXTRANS(0.0);
row<13>: MAXTRANS(0.0);
col<12>: MAXTRANS(0.0);
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row<14>: MAXTRANS(0.0);
row<1>: MAXTRANS(0.0);
row<12>: MAXTRANS(0.0);
col<11>: MAXTRANS(0.0);
col<10>: MAXTRANS(0.0);
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col<3>: MAXTRANS(0.0);
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col<7>: MAXTRANS(0.0);
col<5>: MAXTRANS(0.0);
col<15>: MAXTRANS(0.0);
col<14>: MAXTRANS(0.0);
col<1>: MAXTRANS(0.0);
col<0>: MAXTRANS(0.0);
ENDPORTDATA

/* timing arc data */
TIMINGDATA

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  VALUES("15");
}
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  VALUES("15");
}
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ARCDATA
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  VALUES("15");
}
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  VALUES("15");
}
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  VALUES("15");
}
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  VALUES("15");
}
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  VALUES("15");
}
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  VALUES("15");
}
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  VALUES("15");
}
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  VALUES("15");
}
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  VALUES("15");
}
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  VALUES("15");
}
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  VALUES("15");
}
CELL_FALL(scalar) {
  VALUES("15");
}
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ARCDATA
clk_col<11>_delay:
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  VALUES("15");
}
CELL_FALL(scalar) {
  VALUES("15");
}
ENDARCDATA

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  VALUES("15");
}
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  VALUES("15");
}
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ARCDATA
clk_row<2>_delay:
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  VALUES("15");
}
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  VALUES("15");
}
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  VALUES("15");
}
CELL_FALL(scalar) {
  VALUES("15");
}
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clk_row<15>_delay:
CELL_RISE(scalar) {
  VALUES("15");
}
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  VALUES("15");
}
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ARCDATA
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  VALUES("15");
}
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  VALUES("15");
}
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ARCDATA
clk_col<6>_delay:
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  VALUES("15");
}
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  VALUES("15");
}
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ARCDATA
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  VALUES("15");
}
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  VALUES("15");
}
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ARCDATA
clk_row<4>_delay:
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  VALUES("15");
}
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  VALUES("15");
}
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ARCDATA
clk_row<5>_delay:
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  VALUES("15");
}
CELL_FALL(scalar) {
  VALUES("15");
}
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clk_row<6>_delay:
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  VALUES("15");
}
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  VALUES("15");
}
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ARCDATA
clk_row<7>_delay:
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  VALUES("15");
}
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  VALUES("15");
}
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ARCDATA
clk_row<9>_delay:
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  VALUES("15");
}
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  VALUES("15");
}
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ARCDATA
clk_row<10>_delay:
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  VALUES("15");
}
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  VALUES("15");
}
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ARCDATA
clk_col<9>_delay:
CELL_RISE(scalar) {
  VALUES("15");
}
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  VALUES("15");
}
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ARCDATA
clk_col<13>_delay:
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  VALUES("15");
}
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  VALUES("15");
}
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clk_col<2>_delay:
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  VALUES("11");
}
CELL_FALL(scalar) {
  VALUES("11");
}
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ARCDATA
clk_col<3>_delay:
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  VALUES("15");
}
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  VALUES("15");
}
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clk_row<0>_delay:
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  VALUES("15");
}
CELL_FALL(scalar) {
  VALUES("15");
}
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clk_col<7>_delay:
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  VALUES("15");
}
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  VALUES("15");
}
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clk_col<5>_delay:
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  VALUES("15");
}
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  VALUES("15");
}
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clk_col<15>_delay:
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  VALUES("15");
}
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  VALUES("15");
}
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clk_col<14>_delay:
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  VALUES("15");
}
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  VALUES("15");
}
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clk_col<1>_delay:
CELL_RISE(scalar) {
  VALUES("11");
}
CELL_FALL(scalar) {
  VALUES("11");
}
ENDARCDATA

ENDTIMINGDATA
ENDMODELDATA