ex4.data

[VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][

MODELDATA
MODELDATA_VERSION "v1998.8"
DESIGN "ex4";

/* port drive, load, max capacitance and max transition in data file */
PORTDATA
A<2>: MAXTRANS(0.0);
A<1>: MAXTRANS(0.0);
A<3>: MAXTRANS(0.0);
A<0>: MAXTRANS(0.0);
LED7S<2>: MAXTRANS(0.0);
LED7S<1>: MAXTRANS(0.0);
LED7S<0>: MAXTRANS(0.0);
LED7S<6>: MAXTRANS(0.0);
LED7S<5>: MAXTRANS(0.0);
LED7S<4>: MAXTRANS(0.0);
LED7S<3>: MAXTRANS(0.0);
ENDPORTDATA

/* timing arc data */
TIMINGDATA

ARCDATA
A<0>_LED7S<0>_delay:
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  VALUES("7.5");
}
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  VALUES("7.5");
}
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ARCDATA
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  VALUES("7.5");
}
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  VALUES("7.5");
}
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ARCDATA
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  VALUES("7.5");
}
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  VALUES("7.5");
}
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ARCDATA
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  VALUES("7.5");
}
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  VALUES("7.5");
}
ENDARCDATA

ARCDATA
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  VALUES("7.5");
}
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  VALUES("7.5");
}
ENDARCDATA

ARCDATA
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  VALUES("7.5");
}
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  VALUES("7.5");
}
ENDARCDATA

ARCDATA
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  VALUES("7.5");
}
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  VALUES("7.5");
}
ENDARCDATA

ARCDATA
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  VALUES("7.5");
}
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  VALUES("7.5");
}
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  VALUES("7.5");
}
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  VALUES("7.5");
}
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  VALUES("7.5");
}
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  VALUES("7.5");
}
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ARCDATA
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  VALUES("7.5");
}
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  VALUES("7.5");
}
ENDARCDATA

ARCDATA
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CELL_RISE(scalar) {
  VALUES("7.5");
}
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  VALUES("7.5");
}
ENDARCDATA

ARCDATA
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  VALUES("7.5");
}
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  VALUES("7.5");
}
ENDARCDATA

ARCDATA
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CELL_RISE(scalar) {
  VALUES("7.5");
}
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  VALUES("7.5");
}
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ARCDATA
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  VALUES("7.5");
}
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  VALUES("7.5");
}
ENDARCDATA

ARCDATA
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  VALUES("7.5");
}
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  VALUES("7.5");
}
ENDARCDATA

ARCDATA
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  VALUES("7.5");
}
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  VALUES("7.5");
}
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  VALUES("7.5");
}
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  VALUES("7.5");
}
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ARCDATA
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  VALUES("7.5");
}
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  VALUES("7.5");
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ARCDATA
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}
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ARCDATA
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  VALUES("7.5");
}
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  VALUES("7.5");
}
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ARCDATA
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  VALUES("7.5");
}
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  VALUES("7.5");
}
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ARCDATA
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  VALUES("7.5");
}
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}
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ARCDATA
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  VALUES("7.5");
}
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  VALUES("7.5");
}
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ARCDATA
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  VALUES("7.5");
}
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  VALUES("7.5");
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}
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  VALUES("7.5");
}
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ENDTIMINGDATA
ENDMODELDATA