ex11.data

[VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][

MODELDATA
MODELDATA_VERSION "v1998.8"
DESIGN "ex11";

/* port drive, load, max capacitance and max transition in data file */
PORTDATA
clk: MAXTRANS(0.0);
row<7>: MAXTRANS(0.0);
col<3>: MAXTRANS(0.0);
col<4>: MAXTRANS(0.0);
col<5>: MAXTRANS(0.0);
col<6>: MAXTRANS(0.0);
col<1>: MAXTRANS(0.0);
col<2>: MAXTRANS(0.0);
row<6>: MAXTRANS(0.0);
row<5>: MAXTRANS(0.0);
col<0>: MAXTRANS(0.0);
row<3>: MAXTRANS(0.0);
row<4>: MAXTRANS(0.0);
col<7>: MAXTRANS(0.0);
row<2>: MAXTRANS(0.0);
row<1>: MAXTRANS(0.0);
row<0>: MAXTRANS(0.0);
ENDPORTDATA

/* timing arc data */
TIMINGDATA

ARCDATA
clk_row<7>_delay:
CELL_RISE(scalar) {
  VALUES("11");
}
CELL_FALL(scalar) {
  VALUES("11");
}
ENDARCDATA

ARCDATA
clk_col<3>_delay:
CELL_RISE(scalar) {
  VALUES("15");
}
CELL_FALL(scalar) {
  VALUES("15");
}
ENDARCDATA

ARCDATA
clk_col<4>_delay:
CELL_RISE(scalar) {
  VALUES("15");
}
CELL_FALL(scalar) {
  VALUES("15");
}
ENDARCDATA

ARCDATA
clk_col<5>_delay:
CELL_RISE(scalar) {
  VALUES("15");
}
CELL_FALL(scalar) {
  VALUES("15");
}
ENDARCDATA

ARCDATA
clk_col<6>_delay:
CELL_RISE(scalar) {
  VALUES("15");
}
CELL_FALL(scalar) {
  VALUES("15");
}
ENDARCDATA

ARCDATA
clk_col<1>_delay:
CELL_RISE(scalar) {
  VALUES("15");
}
CELL_FALL(scalar) {
  VALUES("15");
}
ENDARCDATA

ARCDATA
clk_col<2>_delay:
CELL_RISE(scalar) {
  VALUES("15");
}
CELL_FALL(scalar) {
  VALUES("15");
}
ENDARCDATA

ARCDATA
clk_row<6>_delay:
CELL_RISE(scalar) {
  VALUES("11");
}
CELL_FALL(scalar) {
  VALUES("11");
}
ENDARCDATA

ARCDATA
clk_row<5>_delay:
CELL_RISE(scalar) {
  VALUES("11");
}
CELL_FALL(scalar) {
  VALUES("11");
}
ENDARCDATA

ARCDATA
clk_col<0>_delay:
CELL_RISE(scalar) {
  VALUES("15");
}
CELL_FALL(scalar) {
  VALUES("15");
}
ENDARCDATA

ARCDATA
clk_row<3>_delay:
CELL_RISE(scalar) {
  VALUES("11");
}
CELL_FALL(scalar) {
  VALUES("11");
}
ENDARCDATA

ARCDATA
clk_row<4>_delay:
CELL_RISE(scalar) {
  VALUES("11");
}
CELL_FALL(scalar) {
  VALUES("11");
}
ENDARCDATA

ARCDATA
clk_col<7>_delay:
CELL_RISE(scalar) {
  VALUES("15");
}
CELL_FALL(scalar) {
  VALUES("15");
}
ENDARCDATA

ENDTIMINGDATA
ENDMODELDATA