ex7.data

[VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][

MODELDATA
MODELDATA_VERSION "v1998.8"
DESIGN "ex7";

/* port drive, load, max capacitance and max transition in data file */
PORTDATA
bin<0>: MAXTRANS(0.0);
sel: MAXTRANS(0.0);
ain<0>: MAXTRANS(0.0);
bin<1>: MAXTRANS(0.0);
ain<1>: MAXTRANS(0.0);
bin<2>: MAXTRANS(0.0);
ain<2>: MAXTRANS(0.0);
bin<3>: MAXTRANS(0.0);
ain<3>: MAXTRANS(0.0);
q<0>: MAXTRANS(0.0);
q<1>: MAXTRANS(0.0);
q<2>: MAXTRANS(0.0);
q<3>: MAXTRANS(0.0);
ENDPORTDATA

/* timing arc data */
TIMINGDATA

ARCDATA
bin<0>_q<0>_delay:
CELL_RISE(scalar) {
  VALUES("18");
}
CELL_FALL(scalar) {
  VALUES("18");
}
ENDARCDATA

ARCDATA
ain<0>_q<0>_delay:
CELL_RISE(scalar) {
  VALUES("18");
}
CELL_FALL(scalar) {
  VALUES("18");
}
ENDARCDATA

ARCDATA
bin<1>_q<1>_delay:
CELL_RISE(scalar) {
  VALUES("18");
}
CELL_FALL(scalar) {
  VALUES("18");
}
ENDARCDATA

ARCDATA
ain<1>_q<1>_delay:
CELL_RISE(scalar) {
  VALUES("18");
}
CELL_FALL(scalar) {
  VALUES("18");
}
ENDARCDATA

ARCDATA
bin<2>_q<2>_delay:
CELL_RISE(scalar) {
  VALUES("18");
}
CELL_FALL(scalar) {
  VALUES("18");
}
ENDARCDATA

ARCDATA
ain<2>_q<2>_delay:
CELL_RISE(scalar) {
  VALUES("18");
}
CELL_FALL(scalar) {
  VALUES("18");
}
ENDARCDATA

ARCDATA
bin<3>_q<3>_delay:
CELL_RISE(scalar) {
  VALUES("18");
}
CELL_FALL(scalar) {
  VALUES("18");
}
ENDARCDATA

ARCDATA
ain<3>_q<3>_delay:
CELL_RISE(scalar) {
  VALUES("18");
}
CELL_FALL(scalar) {
  VALUES("18");
}
ENDARCDATA

ENDTIMINGDATA
ENDMODELDATA