📄 icpld.fit.rpt
字号:
; MCU_CODE[3] ; 78 ; -- ; 12 ; 1 ; 0 ; no ; 3.3-V LVTTL ; User ;
; MCU_RD ; 28 ; -- ; 11 ; 3 ; 0 ; no ; 3.3-V LVTTL ; User ;
; MCU_RST_CTRL ; 8 ; -- ; 14 ; 1 ; 0 ; no ; 3.3-V LVTTL ; User ;
; MCU_WR ; 29 ; -- ; 11 ; 3 ; 0 ; no ; 3.3-V LVTTL ; User ;
; PS2KB_DATA ; 48 ; -- ; 15 ; 0 ; 0 ; no ; 3.3-V LVTTL ; User ;
; PS2MOUSE_DATA ; 113 ; -- ; 3 ; 0 ; 0 ; no ; 3.3-V LVTTL ; User ;
; RAM_ADDR_LATCH[0] ; 118 ; -- ; 3 ; 0 ; 0 ; no ; 3.3-V LVTTL ; User ;
; RAM_ADDR_LATCH[1] ; 119 ; -- ; 7 ; 0 ; 0 ; no ; 3.3-V LVTTL ; User ;
; RAM_ADDR_LATCH[2] ; 120 ; -- ; 7 ; 0 ; 0 ; no ; 3.3-V LVTTL ; User ;
; RAM_DATA_SEL[0] ; 24 ; -- ; 10 ; 1 ; 0 ; no ; 3.3-V LVTTL ; User ;
; RAM_DATA_SEL[1] ; 25 ; -- ; 10 ; 1 ; 0 ; no ; 3.3-V LVTTL ; User ;
; RAM_DATA_SEL[2] ; 26 ; -- ; 10 ; 1 ; 0 ; no ; 3.3-V LVTTL ; User ;
; RAM_DATA_SEL[3] ; 27 ; -- ; 10 ; 1 ; 0 ; no ; 3.3-V LVTTL ; User ;
; RS_CLK ; 39 ; -- ; 15 ; 0 ; 0 ; no ; 3.3-V LVTTL ; User ;
; RXD_CPLD ; 47 ; -- ; 15 ; 0 ; 0 ; no ; 3.3-V LVTTL ; User ;
; SWCLK ; 11 ; -- ; 14 ; 1 ; 0 ; no ; 3.3-V LVTTL ; User ;
; SWITCH_MODE[0] ; 15 ; -- ; 14 ; 41 ; 0 ; no ; 3.3-V LVTTL ; User ;
; SWITCH_MODE[1] ; 16 ; -- ; 14 ; 41 ; 0 ; no ; 3.3-V LVTTL ; User ;
; SWITCH_MODE[2] ; 17 ; -- ; 10 ; 31 ; 0 ; no ; 3.3-V LVTTL ; User ;
+-------------------+-------+----------+-----+-----------------------+--------------------+--------+--------------+----------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+-------------------+-------+----------+-----+-----------------+----------------+------------+---------------+--------------+----------------------+-------+
; Name ; Pin # ; I/O Bank ; LAB ; Output Register ; Slow Slew Rate ; Open Drain ; TRI Primitive ; I/O Standard ; Location assigned by ; Load ;
+-------------------+-------+----------+-----+-----------------+----------------+------------+---------------+--------------+----------------------+-------+
; DIPCTRL[0] ; 115 ; -- ; 3 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; DIPCTRL[1] ; 117 ; -- ; 3 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; FPGA2RAM_ADDR_EN ; 21 ; -- ; 10 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; FPGA2RAM_DATA_DIR ; 20 ; -- ; 10 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; FPGA2RAM_DATA_EN ; 19 ; -- ; 10 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; FPGA_CLK ; 10 ; -- ; 14 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; FPGA_RESET ; 9 ; -- ; 14 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; FREGSEL_LATCH_OE ; 31 ; -- ; 11 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; INTr[0] ; 33 ; -- ; 11 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; INTr[1] ; 34 ; -- ; 11 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; INTr[2] ; 35 ; -- ; 11 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; INTr[3] ; 36 ; -- ; 11 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; LCD_CTRL[0] ; 96 ; -- ; 4 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; LCD_CTRL[1] ; 97 ; -- ; 4 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; LCD_CTRL[2] ; 98 ; -- ; 4 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; LCD_DATA[0] ; 99 ; -- ; 4 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; LCD_DATA[1] ; 100 ; -- ; 4 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; LCD_DATA[2] ; 101 ; -- ; 4 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; LCD_DATA[3] ; 102 ; -- ; 4 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; LCD_DATA[4] ; 109 ; -- ; 3 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; LCD_DATA[5] ; 110 ; -- ; 3 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; LCD_DATA[6] ; 111 ; -- ; 3 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; LCD_DATA[7] ; 112 ; -- ; 3 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; MCU_SEL[0] ; 79 ; -- ; 8 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; MCU_SEL[10] ; 93 ; -- ; 4 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; MCU_SEL[11] ; 95 ; -- ; 4 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; MCU_SEL[1] ; 80 ; -- ; 8 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; MCU_SEL[2] ; 81 ; -- ; 8 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; MCU_SEL[3] ; 86 ; -- ; 8 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; MCU_SEL[4] ; 87 ; -- ; 8 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; MCU_SEL[5] ; 88 ; -- ; 8 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; MCU_SEL[6] ; 89 ; -- ; 8 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; MCU_SEL[7] ; 90 ; -- ; 8 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; MCU_SEL[8] ; 91 ; -- ; 8 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; MCU_SEL[9] ; 92 ; -- ; 4 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; RAM_ADDR_LATCH_OE ; 22 ; -- ; 10 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; RAM_DATA_DIR ; 18 ; -- ; 10 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; RAM_EN[0] ; 42 ; -- ; 15 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; RAM_EN[1] ; 43 ; -- ; 15 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; RAM_EN[2] ; 44 ; -- ; 15 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; RAM_EN[3] ; 45 ; -- ; 15 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; RAM_OE ; 37 ; -- ; 11 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; RAM_WR ; 38 ; -- ; 11 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
; TXD_CPLD ; 46 ; -- ; 15 ; no ; no ; no ; no ; 3.3-V LVTTL ; User ; 10 pF ;
+-------------------+-------+----------+-----+-----------------+----------------+------------+---------------+--------------+----------------------+-------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Bidir Pins ;
+----------------+-------+----------+-----+-----------------------+--------------------+--------+-----------------+----------------+------------+--------------+----------------------+-------+
; Name ; Pin # ; I/O Bank ; LAB ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Output Register ; Slow Slew Rate ; Open Drain ; I/O Standard ; Location assigned by ; Load ;
+----------------+-------+----------+-----+-----------------------+--------------------+--------+-----------------+----------------+------------+--------------+----------------------+-------+
; FPGA_DATA[0] ; 64 ; -- ; 16 ; 0 ; 0 ; no ; no ; no ; yes ; 3.3-V LVTTL ; User ; 10 pF ;
; FPGA_DATA[1] ; 65 ; -- ; 16 ; 0 ; 0 ; no ; no ; no ; yes ; 3.3-V LVTTL ; User ; 10 pF ;
; FPGA_DATA[2] ; 66 ; -- ; 12 ; 0 ; 0 ; no ; no ; no ; yes ; 3.3-V LVTTL ; User ; 10 pF ;
; FPGA_DATA[3] ; 67 ; -- ; 12 ; 0 ; 0 ; no ; no ; no ; yes ; 3.3-V LVTTL ; User ; 10 pF ;
; FPGA_DATA[4] ; 68 ; -- ; 12 ; 0 ; 0 ; no ; no ; no ; yes ; 3.3-V LVTTL ; User ; 10 pF ;
; FPGA_DATA[5] ; 69 ; -- ; 12 ; 0 ; 0 ; no ; no ; no ; yes ; 3.3-V LVTTL ; User ; 10 pF ;
; FPGA_DATA[6] ; 70 ; -- ; 12 ; 0 ; 0 ; no ; no ; no ; yes ; 3.3-V LVTTL ; User ; 10 pF ;
; FPGA_DATA[7] ; 71 ; -- ; 12 ; 0 ; 0 ; no ; no ; no ; yes ; 3.3-V LVTTL ; User ; 10 pF ;
; PS2KB_CLOCK ; 49 ; -- ; 15 ; 0 ; 0 ; no ; no ; no ; yes ; 3.3-V LVTTL ; User ; 10 pF ;
; PS2MOUSE_CLOCK ; 114 ; -- ; 3 ; 0 ; 0 ; no ; no ; no ; yes ; 3.3-V LVTTL ; User ; 10 pF ;
+----------------+-------+----------+-----+-----------------------+--------------------+--------+-----------------+----------------+------------+--------------+----------------------+-------+
+----------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+-------------------+--------+--------------+---------+-----------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; User Assignment ;
+----------+------------+----------+-------------------+--------+--------------+---------+-----------------+
; 1 ; ; ; NC ; ; ; ; ;
; 2 ; ; ; NC ; ; ; ; ;
; 3 ; 167 ; -- ; FPGA_RD ; input ; 3.3-V LVTTL ; ; Y ;
; 4 ; 166 ; -- ; FPGA_WR ; input ; 3.3-V LVTTL ; ; Y ;
; 5 ; 165 ; -- ; VCCIO ; power ; ; 3.3V ; ;
; 6 ; 164 ; -- ; GND ; gnd ; ; ; ;
; 7 ; 163 ; -- ; CPU_RST ; input ; 3.3-V LVTTL ; ; Y ;
; 8 ; 162 ; -- ; MCU_RST_CTRL ; input ; 3.3-V LVTTL ; ; Y ;
; 9 ; 161 ; -- ; FPGA_RESET ; output ; 3.3-V LVTTL ; ; Y ;
; 10 ; 160 ; -- ; FPGA_CLK ; output ; 3.3-V LVTTL ; ; Y ;
; 11 ; 159 ; -- ; SWCLK ; input ; 3.3-V LVTTL ; ; Y ;
; 12 ; 158 ; -- ; MCU_CLK ; input ; 3.3-V LVTTL ; ; Y ;
; 13 ; 157 ; -- ; EXT_CLK ; input ; 3.3-V LVTTL ; ; Y ;
; 14 ; 156 ; -- ; GND ; gnd ; ; ; ;
; 15 ; 155 ; -- ; SWITCH_MODE[0] ; input ; 3.3-V LVTTL ; ; Y ;
; 16 ; 154 ; -- ; SWITCH_MODE[1] ; input ; 3.3-V LVTTL ; ; Y ;
; 17 ; 153 ; -- ; SWITCH_MODE[2] ; input ; 3.3-V LVTTL ; ; Y ;
; 18 ; 152 ; -- ; RAM_DATA_DIR ; output ; 3.3-V LVTTL ; ; Y ;
; 19 ; 151 ; -- ; FPGA2RAM_DATA_EN ; output ; 3.3-V LVTTL ; ; Y ;
; 20 ; 150 ; -- ; FPGA2RAM_DATA_DIR ; output ; 3.3-V LVTTL ; ; Y ;
; 21 ; 149 ; -- ; FPGA2RAM_ADDR_EN ; output ; 3.3-V LVTTL ; ; Y ;
; 22 ; 148 ; -- ; RAM_ADDR_LATCH_OE ; output ; 3.3-V LVTTL ; ; Y ;
; 23 ; 147 ; -- ; VCCIO ; power ; ; 3.3V ; ;
; 24 ; 146 ; -- ; RAM_DATA_SEL[0] ; input ; 3.3-V LVTTL ; ; Y ;
; 25 ; 145 ; -- ; RAM_DATA_SEL[1] ; input ; 3.3-V LVTTL ; ; Y ;
; 26 ; 144 ; -- ; RAM_DATA_SEL[2] ; input ; 3.3-V LVTTL ; ; Y ;
; 27 ; 143 ; -- ; RAM_DATA_SEL[3] ; input ; 3.3-V LVTTL ; ; Y ;
; 28 ; 142 ; -- ; MCU_RD ; input ; 3.3-V LVTTL ; ; Y ;
; 29 ; 141 ; -- ; MCU_WR ; input ; 3.3-V LVTTL ; ; Y ;
; 30 ; 140 ; -- ; TCK ; input ; 3.3-V LVTTL ; ; N ;
; 31 ; 139 ; -- ; FREGSEL_LATCH_OE ; output ; 3.3-V LVTTL ; ; Y ;
; 32 ; 138 ; -- ; GND ; gnd ; ; ; ;
; 33 ; 137 ; -- ; INTr[0] ; output ; 3.3-V LVTTL ; ; Y ;
; 34 ; 136 ; -- ; INTr[1] ; output ; 3.3-V LVTTL ; ; Y ;
; 35 ; 135 ; -- ; INTr[2] ; output ; 3.3-V LVTTL ; ; Y ;
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