📄 icpld.tan.rpt
字号:
; N/A ; None ; 11.200 ns ; SWITCH_MODE[2] ; MCU_SEL[1] ;
; N/A ; None ; 11.200 ns ; SWITCH_MODE[1] ; FREGSEL_LATCH_OE ;
; N/A ; None ; 11.200 ns ; SWITCH_MODE[0] ; FREGSEL_LATCH_OE ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[2] ; MCU_SEL[11] ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[2] ; MCU_SEL[10] ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[2] ; MCU_SEL[8] ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[2] ; MCU_SEL[6] ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[2] ; MCU_SEL[5] ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[1] ; FPGA_RESET ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[0] ; FPGA_RESET ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[2] ; FPGA_RESET ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[1] ; FPGA_CLK ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[0] ; FPGA_CLK ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[2] ; FPGA_CLK ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[2] ; FREGSEL_LATCH_OE ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[1] ; RAM_WR ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[0] ; RAM_WR ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[2] ; RAM_WR ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[1] ; RAM_OE ;
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; N/A ; None ; 10.600 ns ; SWITCH_MODE[2] ; RAM_OE ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[1] ; RAM_EN[3] ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[0] ; RAM_EN[3] ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[2] ; RAM_EN[3] ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[1] ; RAM_EN[2] ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[0] ; RAM_EN[2] ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[2] ; RAM_EN[2] ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[1] ; RAM_EN[1] ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[0] ; RAM_EN[1] ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[2] ; RAM_EN[1] ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[1] ; RAM_EN[0] ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[0] ; RAM_EN[0] ;
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; N/A ; None ; 10.600 ns ; SWITCH_MODE[1] ; DIPCTRL[0] ;
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; N/A ; None ; 10.600 ns ; SWITCH_MODE[1] ; FPGA2RAM_ADDR_EN ;
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; N/A ; None ; 10.600 ns ; SWITCH_MODE[1] ; DIPCTRL[1] ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[0] ; DIPCTRL[1] ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[2] ; DIPCTRL[1] ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[1] ; FPGA2RAM_DATA_EN ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[0] ; FPGA2RAM_DATA_EN ;
; N/A ; None ; 10.600 ns ; SWITCH_MODE[2] ; FPGA2RAM_DATA_EN ;
; N/A ; None ; 10.200 ns ; FPGA_WR ; RAM_WR ;
; N/A ; None ; 10.200 ns ; FPGA_RD ; RAM_WR ;
; N/A ; None ; 10.200 ns ; FPGA_WR ; RAM_OE ;
; N/A ; None ; 10.200 ns ; FPGA_RD ; RAM_OE ;
; N/A ; None ; 10.200 ns ; FPGA_WR ; RAM_EN[3] ;
; N/A ; None ; 10.200 ns ; FPGA_RD ; RAM_EN[3] ;
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; N/A ; None ; 10.200 ns ; FPGA_RD ; RAM_EN[2] ;
; N/A ; None ; 10.200 ns ; FPGA_WR ; RAM_EN[1] ;
; N/A ; None ; 10.200 ns ; FPGA_RD ; RAM_EN[1] ;
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; N/A ; None ; 10.200 ns ; FPGA_RD ; RAM_EN[0] ;
; N/A ; None ; 10.200 ns ; FPGA_WR ; FPGA2RAM_DATA_DIR ;
; N/A ; None ; 10.200 ns ; FPGA_RD ; FPGA2RAM_DATA_DIR ;
; N/A ; None ; 10.100 ns ; MCU_RD ; RAM_WR ;
; N/A ; None ; 10.100 ns ; MCU_WR ; RAM_WR ;
; N/A ; None ; 10.100 ns ; MCU_RD ; RAM_OE ;
; N/A ; None ; 10.100 ns ; MCU_WR ; RAM_OE ;
; N/A ; None ; 10.100 ns ; MCU_RD ; RAM_DATA_DIR ;
; N/A ; None ; 10.100 ns ; MCU_WR ; RAM_DATA_DIR ;
; N/A ; None ; 10.000 ns ; MCU_CODE[3] ; MCU_SEL[3] ;
; N/A ; None ; 10.000 ns ; MCU_CODE[2] ; MCU_SEL[2] ;
; N/A ; None ; 10.000 ns ; MCU_CODE[1] ; MCU_SEL[1] ;
; N/A ; None ; 10.000 ns ; MCU_RST_CTRL ; FPGA_RESET ;
; N/A ; None ; 10.000 ns ; CPU_RST ; FPGA_RESET ;
; N/A ; None ; 10.000 ns ; MCU_CLK ; FPGA_CLK ;
; N/A ; None ; 10.000 ns ; SWCLK ; FPGA_CLK ;
; N/A ; None ; 10.000 ns ; EXT_CLK ; FPGA_CLK ;
; N/A ; None ; 10.000 ns ; RAM_DATA_SEL[3] ; RAM_EN[3] ;
; N/A ; None ; 10.000 ns ; RAM_DATA_SEL[2] ; RAM_EN[2] ;
; N/A ; None ; 10.000 ns ; RAM_DATA_SEL[1] ; RAM_EN[1] ;
; N/A ; None ; 10.000 ns ; RAM_DATA_SEL[0] ; RAM_EN[0] ;
+-------+-------------------+-----------------+-----------------+-------------------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Classic Timing Analyzer
Info: Version 6.1 Build 201 11/27/2006 SJ Full Version
Info: Processing started: Tue Mar 04 16:29:35 2008
Info: Command: quartus_tan --read_settings_files=on --write_settings_files=off icpld -c icpld --speed=10
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family
Warning: Found combinational loop of 1 nodes
Warning: Node "RAM_ADDR_LATCH_OE$latch~10"
Info: Longest tpd from source pin "SWITCH_MODE[1]" to destination pin "MCU_SEL[9]" is 18.400 ns
Info: 1: + IC(0.000 ns) + CELL(1.200 ns) = 1.200 ns; Loc. = PIN_16; Fanout = 95; PIN Node = 'SWITCH_MODE[1]'
Info: 2: + IC(3.800 ns) + CELL(1.300 ns) = 6.300 ns; Loc. = LC33; Fanout = 1; COMB Node = 'FREGSEL_LATCH_OE~150'
Info: 3: + IC(0.000 ns) + CELL(3.300 ns) = 9.600 ns; Loc. = LC34; Fanout = 1; COMB Node = 'FREGSEL_LATCH_OE~76'
Info: 4: + IC(3.200 ns) + CELL(4.000 ns) = 16.800 ns; Loc. = LC49; Fanout = 1; COMB Node = 'FREGSEL_LATCH_OE~171'
Info: 5: + IC(0.000 ns) + CELL(1.600 ns) = 18.400 ns; Loc. = PIN_92; Fanout = 0; PIN Node = 'MCU_SEL[9]'
Info: Total cell delay = 11.400 ns ( 61.96 % )
Info: Total interconnect delay = 7.000 ns ( 38.04 % )
Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 3 warnings
Info: Allocated 98 megabytes of memory during processing
Info: Processing ended: Tue Mar 04 16:29:36 2008
Info: Elapsed time: 00:00:01
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