main1.sim.rpt

Infrared telecontrol design based on the the VHDL includes the mode of infrared send,receive mode,ke

; |main1|sec1~14                                                              ; |main1|sec1~14                                                              ; out              ;
; |main1|sec1~15                                                              ; |main1|sec1~15                                                              ; out              ;
; |main1|sec3~4                                                               ; |main1|sec3~4                                                               ; out              ;
; |main1|sec3~5                                                               ; |main1|sec3~5                                                               ; out              ;
; |main1|sec3~6                                                               ; |main1|sec3~6                                                               ; out              ;
; |main1|sec3~7                                                               ; |main1|sec3~7                                                               ; out              ;
; |main1|sec2~12                                                              ; |main1|sec2~12                                                              ; out              ;
; |main1|sec2~13                                                              ; |main1|sec2~13                                                              ; out              ;
; |main1|sec2~14                                                              ; |main1|sec2~14                                                              ; out              ;
; |main1|sec2~15                                                              ; |main1|sec2~15                                                              ; out              ;
; |main1|ring_tmp~1                                                           ; |main1|ring_tmp~1                                                           ; out              ;
; |main1|State~236                                                            ; |main1|State~236                                                            ; out              ;
; |main1|State~237                                                            ; |main1|State~237                                                            ; out              ;
; |main1|State~238                                                            ; |main1|State~238                                                            ; out              ;
; |main1|State~239                                                            ; |main1|State~239                                                            ; out              ;
; |main1|State~240                                                            ; |main1|State~240                                                            ; out              ;
; |main1|State~241                                                            ; |main1|State~241                                                            ; out              ;
; |main1|State~242                                                            ; |main1|State~242                                                            ; out              ;
; |main1|State~243                                                            ; |main1|State~243                                                            ; out              ;
; |main1|sec3~8                                                               ; |main1|sec3~8                                                               ; out              ;
; |main1|sec3~9                                                               ; |main1|sec3~9                                                               ; out              ;
; |main1|sec3~10                                                              ; |main1|sec3~10                                                              ; out              ;
; |main1|sec3~11                                                              ; |main1|sec3~11                                                              ; out              ;
; |main1|sec2~16                                                              ; |main1|sec2~16                                                              ; out              ;
; |main1|sec2~17                                                              ; |main1|sec2~17                                                              ; out              ;
; |main1|sec2~18                                                              ; |main1|sec2~18                                                              ; out              ;
; |main1|sec2~19                                                              ; |main1|sec2~19                                                              ; out              ;
; |main1|sec1~16                                                              ; |main1|sec1~16                                                              ; out              ;
; |main1|sec1~17                                                              ; |main1|sec1~17                                                              ; out              ;
; |main1|sec1~18                                                              ; |main1|sec1~18                                                              ; out              ;
; |main1|change2~1                                                            ; |main1|change2~1                                                            ; out              ;
; |main1|WideOr1                                                              ; |main1|WideOr1                                                              ; out0             ;
; |main1|WideOr2                                                              ; |main1|WideOr2                                                              ; out0             ;
; |main1|WideOr3                                                              ; |main1|WideOr3                                                              ; out0             ;
; |main1|WideOr6                                                              ; |main1|WideOr6                                                              ; out0             ;
; |main1|State.ak0                                                            ; |main1|State.ak0                                                            ; out              ;
; |main1|dataout12_tmp[0]                                                     ; |main1|dataout12_tmp[0]                                                     ; out              ;
; |main1|dataout12_tmp[1]                                                     ; |main1|dataout12_tmp[1]                                                     ; out              ;
; |main1|dataout12_tmp[2]                                                     ; |main1|dataout12_tmp[2]                                                     ; out              ;
; |main1|dataout12_tmp[3]                                                     ; |main1|dataout12_tmp[3]                                                     ; out              ;
; |main1|dataout12_tmp[4]                                                     ; |main1|dataout12_tmp[4]                                                     ; out              ;
; |main1|dataout12_tmp[5]                                                     ; |main1|dataout12_tmp[5]                                                     ; out              ;
; |main1|dataout12_tmp[6]                                                     ; |main1|dataout12_tmp[6]                                                     ; out              ;
; |main1|dataout12_tmp[7]                                                     ; |main1|dataout12_tmp[7]                                                     ; out              ;
; |main1|dataout12_tmp[8]                                                     ; |main1|dataout12_tmp[8]                                                     ; out              ;
; |main1|dataout12_tmp[9]                                                     ; |main1|dataout12_tmp[9]                                                     ; out              ;
; |main1|dataout12_tmp[10]                                                    ; |main1|dataout12_tmp[10]                                                    ; out              ;
; |main1|dataout12_tmp[11]                                                    ; |main1|dataout12_tmp[11]                                                    ; out              ;
; |main1|cnt[0]                                                               ; |main1|cnt[0]                                                               ; out              ;
; |main1|\pro2:sec3[0]                                                        ; |main1|\pro2:sec3[0]                                                        ; out              ;
; |main1|\pro2:sec3[1]                                                        ; |main1|\pro2:sec3[1]                                                        ; out              ;
; |main1|\pro2:sec3[2]                                                        ; |main1|\pro2:sec3[2]                                                        ; out              ;
; |main1|\pro2:sec3[3]                                                        ; |main1|\pro2:sec3[3]                                                        ; out              ;
; |main1|\pro2:sec2[0]                                                        ; |main1|\pro2:sec2[0]                                                        ; out              ;
; |main1|\pro2:sec2[1]                                                        ; |main1|\pro2:sec2[1]                                                        ; out              ;
; |main1|\pro2:sec2[2]                                                        ; |main1|\pro2:sec2[2]                                                        ; out              ;
; |main1|\pro2:sec2[3]                                                        ; |main1|\pro2:sec2[3]                                                        ; out              ;
; |main1|\pro2:sec1[0]                                                        ; |main1|\pro2:sec1[0]                                                        ; out              ;
; |main1|\pro2:sec1[1]                                                        ; |main1|\pro2:sec1[1]                                                        ; out              ;
; |main1|\pro2:sec1[2]                                                        ; |main1|\pro2:sec1[2]                                                        ; out              ;
; |main1|\pro2:sec1[3]                                                        ; |main1|\pro2:sec1[3]                                                        ; out              ;
; |main1|key[1]                                                               ; |main1|key[1]                                                               ; out              ;
; |main1|keysign                                                              ; |main1|keysign                                                              ; out              ;
; |main1|clk                                                                  ; |main1|clk                                                                  ; out              ;
; |main1|dataout12[0]                                                         ; |main1|dataout12[0]                                                         ; pin_out          ;
; |main1|dataout12[1]                                                         ; |main1|dataout12[1]                                                         ; pin_out          ;
; |main1|dataout12[2]                                                         ; |main1|dataout12[2]                                                         ; pin_out          ;
; |main1|dataout12[3]                                                         ; |main1|dataout12[3]                                                         ; pin_out          ;
; |main1|dataout12[4]                                                         ; |main1|dataout12[4]                                                         ; pin_out          ;
; |main1|dataout12[5]                                                         ; |main1|dataout12[5]                                                         ; pin_out          ;
; |main1|dataout12[6]                                                         ; |main1|dataout12[6]                                                         ; pin_out          ;
; |main1|dataout12[7]                                                         ; |main1|dataout12[7]                                                         ; pin_out          ;
; |main1|dataout12[8]                                                         ; |main1|dataout12[8]                                                         ; pin_out          ;
; |main1|dataout12[9]                                                         ; |main1|dataout12[9]                                                         ; pin_out          ;
; |main1|dataout12[10]                                                        ; |main1|dataout12[10]                                                        ; pin_out          ;
; |main1|dataout12[11]                                                        ; |main1|dataout12[11]                                                        ; pin_out          ;
; |main1|State~244                                                            ; |main1|State~244                                                            ; out0             ;
; |main1|Selector3~5                                                          ; |main1|Selector3~5                                                          ; out0             ;
; |main1|Selector3~7                                                          ; |main1|Selector3~7                                                          ; out0             ;
; |main1|Selector4~6                                                          ; |main1|Selector4~6                                                          ; out0             ;
; |main1|Selector4~8                                                          ; |main1|Selector4~8                                                          ; out0             ;
; |main1|Selector5~7                                                          ; |main1|Selector5~7                                                          ; out0             ;
; |main1|Selector5~10                                                         ; |main1|Selector5~10                                                         ; out0             ;
; |main1|Selector6~6                                                          ; |main1|Selector6~6                                                          ; out0             ;
; |main1|Selector6~9                                                          ; |main1|Selector6~9                                                          ; out0             ;
; |main1|Selector7~7                                                          ; |main1|Selector7~7                                                          ; out0             ;
; |main1|Selector7~10                                                         ; |main1|Selector7~10                                                         ; out0             ;