📄 clkdiv_2p5.fit.rpt
字号:
; 165 ; GND_INT ; ;
; 166 ; GND* ; ;
; 167 ; GND* ; ;
; 168 ; GND* ; ;
; 169 ; GND* ; ;
; 170 ; VCC_INT ; ;
; 171 ; GND* ; ;
; 172 ; GND* ; ;
; 173 ; GND* ; ;
; 174 ; GND* ; ;
; 175 ; GND* ; ;
; 176 ; GND_INT ; ;
; 177 ; #TDI ; ;
; 178 ; ^nCE ; ;
; 179 ; ^DCLK ; ;
; 180 ; ^DATA0 ; ;
; 181 ; GND* ; ;
; 182 ; GND* ; ;
; 183 ; GND* ; ;
; 184 ; GND* ; ;
; 185 ; GND* ; ;
; 186 ; GND* ; ;
; 187 ; GND* ; ;
; 188 ; GND* ; ;
; 189 ; VCC_INT ; ;
; 190 ; GND* ; ;
; 191 ; GND* ; ;
; 192 ; GND* ; ;
; 193 ; GND* ; ;
; 194 ; GND* ; ;
; 195 ; GND* ; ;
; 196 ; GND* ; ;
; 197 ; GND_INT ; ;
; 198 ; GND* ; ;
; 199 ; GND* ; ;
; 200 ; GND* ; ;
; 201 ; GND* ; ;
; 202 ; GND* ; ;
; 203 ; GND* ; ;
; 204 ; GND* ; ;
; 205 ; VCC_INT ; ;
; 206 ; GND* ; ;
; 207 ; GND* ; ;
; 208 ; GND* ; ;
; 209 ; GND* ; ;
; 210 ; clk ; TTL ;
; 211 ; GND+ ; ;
; 212 ; GND+ ; ;
; 213 ; GND* ; ;
; 214 ; GND* ; ;
; 215 ; GND* ; ;
; 216 ; GND_INT ; ;
; 217 ; GND* ; ;
; 218 ; GND* ; ;
; 219 ; GND* ; ;
; 220 ; GND* ; ;
; 221 ; GND* ; ;
; 222 ; GND* ; ;
; 223 ; GND* ; ;
; 224 ; VCC_INT ; ;
; 225 ; GND* ; ;
; 226 ; GND* ; ;
; 227 ; GND* ; ;
; 228 ; GND* ; ;
; 229 ; GND* ; ;
; 230 ; GND* ; ;
; 231 ; GND* ; ;
; 232 ; GND_INT ; ;
; 233 ; GND* ; ;
; 234 ; GND* ; ;
; 235 ; GND* ; ;
; 236 ; GND* ; ;
; 237 ; GND* ; ;
; 238 ; GND* ; ;
; 239 ; GND* ; ;
; 240 ; GND* ; ;
+-------+------------+--------------+
+-----------------------------------------------------+
; Control Signals ;
+-----------+--------+---------+-------+--------------+
; Name ; Pin # ; Fan-Out ; Usage ; Global Usage ;
+-----------+--------+---------+-------+--------------+
; tmpdiv2p5 ; LC2_F2 ; 2 ; Clock ; Non-global ;
; tmpclk ; LC1_F2 ; 3 ; Clock ; Internal ;
+-----------+--------+---------+-------+--------------+
+------------------------------------+
; Global & Other Fast Signals ;
+--------+--------+---------+--------+
; Name ; Pin # ; Fan-Out ; Global ;
+--------+--------+---------+--------+
; clk ; 210 ; 1 ; no ;
; tmpclk ; LC1_F2 ; 3 ; yes ;
+--------+--------+---------+--------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+---------------+-----------------+
; Name ; Fan-Out ;
+---------------+-----------------+
; counter[0]~20 ; 3 ;
; counter[1]~21 ; 3 ;
; tmpdiv2p5~0 ; 2 ;
; clkdiv5~1 ; 2 ;
; clk ; 1 ;
+---------------+-----------------+
+---------------------------------------------------------------------------------------------+
; Peripheral Signals ;
+-------------------+--------+-------+-----------------+---------------------------+----------+
; Peripheral Signal ; Source ; Usage ; Dedicated Clock ; Peripheral Control Signal ; Polarity ;
+-------------------+--------+-------+-----------------+---------------------------+----------+
; tmpclk ; LC1_F2 ; Clock ; no ; yes ; +ve ;
+-------------------+--------+-------+-----------------+---------------------------+----------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 143 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 1 ;
+--------------------------+----------------+
+----------------------------------------------+
; Local Routing Interconnect ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0 ; 143 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 1 ;
+-----------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 ; 143 ;
; 1 ; 1 ;
+----------------------------+----------------+
+-----------------------------------------------------------------------------------------+
; Row Interconnect ;
+-------+--------------------+-----------------------------+------------------------------+
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+--------------------+-----------------------------+------------------------------+
; A ; 0 / 96 ( 0 % ) ; 0 / 48 ( 0 % ) ; 0 / 48 ( 0 % ) ;
; B ; 0 / 96 ( 0 % ) ; 0 / 48 ( 0 % ) ; 0 / 48 ( 0 % ) ;
; C ; 0 / 96 ( 0 % ) ; 0 / 48 ( 0 % ) ; 0 / 48 ( 0 % ) ;
; D ; 0 / 96 ( 0 % ) ; 0 / 48 ( 0 % ) ; 0 / 48 ( 0 % ) ;
; E ; 0 / 96 ( 0 % ) ; 0 / 48 ( 0 % ) ; 0 / 48 ( 0 % ) ;
; F ; 1 / 96 ( 1 % ) ; 0 / 48 ( 0 % ) ; 0 / 48 ( 0 % ) ;
; Total ; 1 / 576 ( < 1 % ) ; 0 / 288 ( 0 % ) ; 0 / 288 ( 0 % ) ;
+-------+--------------------+-----------------------------+------------------------------+
+----------------------------+
; LAB Column Interconnect ;
+-------+--------------------+
; Col. ; Interconnect Used ;
+-------+--------------------+
; 1 ; 1 / 24 ( 4 % ) ;
; 2 ; 0 / 24 ( 0 % ) ;
; 3 ; 0 / 24 ( 0 % ) ;
; 4 ; 0 / 24 ( 0 % ) ;
; 5 ; 0 / 24 ( 0 % ) ;
; 6 ; 0 / 24 ( 0 % ) ;
; 7 ; 0 / 24 ( 0 % ) ;
; 8 ; 0 / 24 ( 0 % ) ;
; 9 ; 0 / 24 ( 0 % ) ;
; 10 ; 0 / 24 ( 0 % ) ;
; 11 ; 0 / 24 ( 0 % ) ;
; 12 ; 0 / 24 ( 0 % ) ;
; 13 ; 0 / 24 ( 0 % ) ;
; 14 ; 0 / 24 ( 0 % ) ;
; 15 ; 0 / 24 ( 0 % ) ;
; 16 ; 0 / 24 ( 0 % ) ;
; 17 ; 0 / 24 ( 0 % ) ;
; 18 ; 0 / 24 ( 0 % ) ;
; 19 ; 0 / 24 ( 0 % ) ;
; 20 ; 0 / 24 ( 0 % ) ;
; 21 ; 0 / 24 ( 0 % ) ;
; 22 ; 0 / 24 ( 0 % ) ;
; 23 ; 0 / 24 ( 0 % ) ;
; 24 ; 0 / 24 ( 0 % ) ;
; Total ; 1 / 576 ( < 1 % ) ;
+-------+--------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; Total ; 0 / 24 ( 0 % ) ;
+-------+-------------------+
+---------------------------------------------------------+
; Fitter Resource Usage Summary ;
+-----------------------------------+---------------------+
; Resource ; Usage ;
+-----------------------------------+---------------------+
; Total logic elements ; 5 / 1,152 ( < 1 % ) ;
; Registers ; 4 / 1,152 ( < 1 % ) ;
; Logic elements in carry chains ; 0 ;
; User inserted logic elements ; 0 ;
; I/O pins ; 2 / 189 ( 1 % ) ;
; -- Clock pins ; 0 / 0 ( -- ) ;
; -- Dedicated input pins ; 2 / 4 ( 50 % ) ;
; Global signals ; 1 ;
; EABs ; 0 / 6 ( 0 % ) ;
; Total memory bits ; 0 / 12,288 ( 0 % ) ;
; Total RAM block bits ; 0 / 12,288 ( 0 % ) ;
; Maximum fan-out node ; counter[0] ;
; Maximum fan-out ; 3 ;
; Highest non-global fan-out signal ; counter[0] ;
; Highest non-global fan-out ; 3 ;
; Total fan-out ; 14 ;
; Average fan-out ; 2.00 ;
+-----------------------------------+---------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+---------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Library Name ;
+----------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+---------------------+--------------+
; |ClkDiv_2p5 ; 5 (5) ; 4 ; 0 ; 2 ; 1 (1) ; 0 (0) ; 4 (4) ; 0 (0) ; 0 (0) ; |ClkDiv_2p5 ; work ;
+----------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+---------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+------------------------------------+
; Delay Chain Summary ;
+-----------+----------+-------------+
; Name ; Pin Type ; Pad to Core ;
+-----------+----------+-------------+
; clk ; Input ; OFF ;
; clkdiv2p5 ; Output ; OFF ;
+-----------+----------+-------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in F:/school/EDA/王志娟EDA/ClkDiv_2p5/ClkDiv_2p5.pin.
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 7.1 Build 156 04/30/2007 SJ Web Edition
Info: Processing started: Mon Dec 03 11:48:38 2007
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off ClkDiv_2p5 -c ClkDiv_2p5
Info: Selected device EPF10K20RC240-4 for design "ClkDiv_2p5"
Info: Fitter is using the Classic Timing Analyzer
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
Info: Assuming a global fmax requirement of 1000 MHz
Info: Not setting a global tsu requirement
Info: Not setting a global tco requirement
Info: Not setting a global tpd requirement
Info: Inserted 0 logic cells in first fitting attempt
Info: Started fitting attempt 1 on Mon Dec 03 2007 at 11:48:40
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time is 00:00:00
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time is 00:00:00
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time is 00:00:00
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
Info: Allocated 153 megabytes of memory during processing
Info: Processing ended: Mon Dec 03 11:48:41 2007
Info: Elapsed time: 00:00:03
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