cpu.tan.rpt

这是一个用VHDL开发的RS422通讯程序,在ALTERA FLEX EPF10K上通过了测试

; Worst-case tsu               ; N/A   ; None          ; 18.600 ns                        ; sa_h[10]                                          ; time_out:u_time_out|Y7B_tag         ;            ; iow      ; 0            ;
; Worst-case tco               ; N/A   ; None          ; 34.000 ns                        ; write_reg:u_read_write|wri_reg8:u_adr|data_out[7] ; ad[6]                               ; ale        ;          ; 0            ;
; Worst-case tpd               ; N/A   ; None          ; 31.400 ns                        ; sa_h[10]                                          ; ad[6]                               ;            ;          ; 0            ;
; Worst-case th                ; N/A   ; None          ; 5.500 ns                         ; rxd                                               ; rx8:u_rx8|t_data[6]                 ;            ; p12mhz   ; 0            ;
; Clock Setup: 'p12mhz'        ; N/A   ; None          ; 65.79 MHz ( period = 15.200 ns ) ; do_adc:u_ad|sig_adc:u_sig_adc|t_sig_adc           ; do_adc:u_ad|sig_adc:u_sig_adc|st[1] ; p12mhz     ; p12mhz   ; 0            ;
; Total number of failed paths ;       ;               ;                                  ;                                                   ;                                     ;            ;          ; 0            ;
+------------------------------+-------+---------------+----------------------------------+---------------------------------------------------+-------------------------------------+------------+----------+--------------+


+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings                                                                             ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option                                                ; Setting            ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                           ; EPF10K30ETI144-2   ;      ;    ;             ;
; Timing Models                                         ; Final              ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minumum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
; Clock Analysis Only                                   ; Off                ;      ;    ;             ;
; Default hold multicycle                               ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off clear and preset signal paths                 ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; Off                ;      ;    ;             ;
; Do Min/Max analysis using Rise/Fall delays            ; Off                ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Use Clock Latency for PLL offset                      ; Off                ;      ;    ;             ;
+-------------------------------------------------------+--------------------+------+----+-------------+


+-----------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                  ;
+--------------------+--------------------+----------+------------------+----------+-----------------------+---------------------+--------+
; Clock Node Name    ; Clock Setting Name ; Type     ; Fmax Requirement ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ;
+--------------------+--------------------+----------+------------------+----------+-----------------------+---------------------+--------+
; p12mhz             ;                    ; User Pin ; NONE             ; NONE     ; N/A                   ; N/A                 ; N/A    ;
; iow                ;                    ; User Pin ; NONE             ; NONE     ; N/A                   ; N/A                 ; N/A    ;
; ale                ;                    ; User Pin ; NONE             ; NONE     ; N/A                   ; N/A                 ; N/A    ;
; urgency_put_opt_in ;                    ; User Pin ; NONE             ; NONE     ; N/A                   ; N/A                 ; N/A    ;
; ready_reset_opt_in ;                    ; User Pin ; NONE             ; NONE     ; N/A                   ; N/A                 ; N/A    ;
; set_rx             ;                    ; User Pin ; NONE             ; NONE     ; N/A                   ; N/A                 ; N/A    ;
; eoc_state          ;                    ; User Pin ; NONE             ; NONE     ; N/A                   ; N/A                 ; N/A    ;
; rxd                ;                    ; User Pin ; NONE             ; NONE     ; N/A                   ; N/A                 ; N/A    ;
+--------------------+--------------------+----------+------------------+----------+-----------------------+---------------------+--------+