pc.v

初学cpu设计（完全教程）包括verilog代码以及文档说明那个

module pc(din, clk, rst,pcload, pcinc, dout);
input[15:0]din;
input clk,rst, pcload, pcinc;
output[15:0]dout; 
reg[15:0]dout;
always@(posedge clk or negedge rst)
    if(!rst)
		begin
			dout<=0;
		end
		
    else if(pcload)		
	dout<=din;
	else if(pcinc)
	dout<=dout+1;
endmodule