ir.v

初学cpu设计（完全教程）包括verilog代码以及文档说明那个

module ir(din, clk, rst, irload, dout);
input [1:0]din;
input clk, rst, irload;
output [1:0]dout;
reg [1:0]dout;
always @(negedge clk)
	if(rst)
	dout=0;
	else if(irload)
	dout=din;

endmodule