ad9957_single_sim.v

来自「运用FPGA控制AD9957的操作」· Verilog 代码 · 共 73 行

`timescale 1ns / 1ps

////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:   11:49:09 12/06/2007
// Design Name:   ad9957_single
// Module Name:   ad9957_single_sim.v
// Project Name:  modulator
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: ad9957_single
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////

module ad9957_single_sim_v;

	// Inputs
	reg clk;
	reg nrst;
	reg start;
	reg sdo;

	// Outputs
	wire ncs;
	wire sclk;
	wire sdio;
	wire io_update;
	wire io_reset;
	wire [2:0] profile;
	wire end_single;

	// Instantiate the Unit Under Test (UUT)
	ad9957_single uut (
		.clk(clk), 
		.nrst(nrst), 
		.start(start), 
		.ncs(ncs), 
		.sclk(sclk), 
		.sdio(sdio), 
		.sdo(sdo), 
		.io_update(io_update), 
		.io_reset(io_reset), 
		.profile(profile), 
		.end_single(end_single)
	);

	initial begin
		// Initialize Inputs
		clk = 0;
		nrst = 0;
		start = 0;
		sdo = 0;

		// Wait 100 ns for global reset to finish
		#100;
        
		// Add stimulus here

	end
      
endmodule