fir321.vec

来自「vhdl source,ver-fir-coefficient,simulink」· VEC 代码 · 共 43 行

% units default to ns %
START 0 ;
STOP 5045 ;
INTERVAL 5 ;
INPUTS clk ;
PATTERN
0 1 ;           % relative vector values %
                % CLOCK ticks every INTERVAL %
INPUTS rst;
PATTERN
0>    0
5>    1
95>  0 ;
INPUTS data_in[15..0];
PATTERN         % test Inpluse %
0>     0
325>  1
365>  0       % absolute time vector values %
;
INPUTS coef_we;
PATTERN
0> 0 
;
INPUTS coef_in[16..0];
PATTERN
0> 0 
;
INPUTS coef_in_clk;
PATTERN
1 0 ;           % relative vector values %
                % coef_in_clk is not depend on clock %
INPUTS coef_set[2..0];
PATTERN
0> 0 
;
INPUTS coef_set_in[2..0];
PATTERN
0> 0 
;
OUTPUTS fir_result[36..0];
OUTPUTS done;
OUTPUTS rdy_to_ld;