dff.vhd

来自「VHDL写的大部分程序。希望大家一起学习」· VHDL 代码 · 共 16 行

Library IEEE ;
USE IEEE.STD_LOGIC_1164.all ;
ENTITY dff IS
	PORT(d,clk          : IN STD_LOGIC;   --d信号输入,clk时钟
		 q      		: OUT STD_LOGIC); --D触发器输出
END dff;
ARCHITECTURE rtl OF dff IS
BEGIN
	PROCESS(clk)
	BEGIN
		IF clk='1' and clk'event THEN     --时钟上升沿时，输出等于信号输入
			q<=d;
		END IF;							 --其他情况默认保持输出不变
	END PROCESS;
END rtl;