jkff_table.vhd

来自「VHDL写的大部分程序。希望大家一起学习」· VHDL 代码 · 共 24 行

Library IEEE ;
USE IEEE.STD_LOGIC_1164.all ;
ENTITY jkff_table IS
	PORT(J,K,clk          : IN STD_LOGIC;      --j,k信号输入,clk时钟
		 q      		 :  BUFFER STD_LOGIC);  --q:触发器输出
END jkff_table;
ARCHITECTURE rtl OF jkff_table IS
BEGIN
	PROCESS(clk)
	BEGIN
		IF clk='1' and clk'event THEN          --时钟上升沿时，输出变化
			IF J='0' and K='1' THEN
				q<='0';
			ELSIF J='1' and K='0' THEN
				q<='1';
			ELSIF J='1' and K='1' THEN
				q<=not q;
			ELSE
				q<=q;
			END IF;
		END IF;							       --其他情况默认保持输出不变
	END PROCESS;
END rtl;