dff_full.vhd

来自「VHDL写的大部分程序。希望大家一起学习」· VHDL 代码 · 共 29 行

--带异步复位清零和同步复位清零的d触发器
Library IEEE ;
USE IEEE.STD_LOGIC_1164.all;
ENTITY dff_full IS
	PORT(d,clk         : IN STD_LOGIC;   --d信号输入,clk时钟
		clr,set			: IN STD_LOGIC;   --clr同步清零,set同步复位
		clra,seta		: IN STD_LOGIC;   --clr异步清零,set异步复位
		 q      		: OUT STD_LOGIC); --D触发器输出
END dff_full;
ARCHITECTURE rtl OF dff_full IS
BEGIN
	PROCESS(clk,clra,seta)
	BEGIN
		IF clra='1' THEN						--异步清零
			q<='0';
        ELSIF seta='1' THEN					--异步复位
			q<='1';
		ELSIF clk='1' and clk'event THEN   
			IF clr='1' THEN					--同步清零
				q<='0';
			ELSIF set='1' THEN				--同步复位
				q<='1';
			ELSE
				q<=d;						--其他输出输出q等于数数据输入d
			END IF;
		END IF;							 
	END PROCESS;
END rtl;