parallel_12out.v

来自「在公司做的TCM编解码程序」· Verilog 代码 · 共 24 行

module parallel_12out(data_in,data_out1,data_out2,data_out3
				,data_out4,data_out5,data_out6,data_out7
				,data_out8,data_out9,data_out10,data_out11
				,data_out12);
input	[12:1]	data_in;
output	data_out1,data_out2,data_out3,data_out4,data_out5,data_out6,
		data_out7,data_out8,data_out9,data_out10,data_out11,data_out12;
		
wire	data_out1,data_out2,data_out3,data_out4,data_out5,data_out6,
		data_out7,data_out8,data_out9,data_out10,data_out11,data_out12;
		
assign data_out1=data_in[1];
assign data_out2=data_in[2];
assign data_out3=data_in[3];
assign data_out4=data_in[4];
assign data_out5=data_in[5];
assign data_out6=data_in[6];
assign data_out7=data_in[7];
assign data_out8=data_in[8];
assign data_out9=data_in[9];
assign data_out10=data_in[10];
assign data_out11=data_in[11];
assign data_out12=data_in[12];
endmodule