tcm0201.tan.rpt

在公司做的TCM编解码程序

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; Option                                                ; Setting            ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                           ; EPM3256ATC144-10   ;      ;    ;             ;
; Timing Models                                         ; Final              ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
; Default hold multicycle                               ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; Off                ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
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+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; RST             ;                    ; User Pin ; NONE             ; 0.000 ns      ; 0.000 ns     ; NONE     ; N/A                   ; N/A                 ; N/A    ;              ;
; CLK1            ;                    ; User Pin ; NONE             ; 0.000 ns      ; 0.000 ns     ; NONE     ; N/A                   ; N/A                 ; N/A    ;              ;
; BS              ;                    ; User Pin ; NONE             ; 0.000 ns      ; 0.000 ns     ; NONE     ; N/A                   ; N/A                 ; N/A    ;              ;
; FS_IN           ;                    ; User Pin ; NONE             ; 0.000 ns      ; 0.000 ns     ; NONE     ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'CLK1'                                                                                                                                                                                                                  ;
+-------+----------------------------------+---------------------------------------+---------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period)             ; From                                  ; To                                    ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+----------------------------------+---------------------------------------+---------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A   ; 90.91 MHz ( period = 11.000 ns ) ; DEVIDE:inst5|74393:176|3              ; DEVIDE:inst5|74393:176|9              ; CLK1       ; CLK1     ; None                        ; None                      ; 6.500 ns                ;
; N/A   ; 90.91 MHz ( period = 11.000 ns ) ; DEVIDE:inst5|74393:176|3              ; DEVIDE:inst5|74393:176|5              ; CLK1       ; CLK1     ; None                        ; None                      ; 6.500 ns                ;
; N/A   ; 93.46 MHz ( period = 10.700 ns ) ; DEVIDE:inst5|74393:176|1              ; DEVIDE:inst5|74393:176|9              ; CLK1       ; CLK1     ; None                        ; None                      ; 6.200 ns                ;
; N/A   ; 93.46 MHz ( period = 10.700 ns ) ; DEVIDE:inst5|74393:176|1              ; DEVIDE:inst5|74393:176|5              ; CLK1       ; CLK1     ; None                        ; None                      ; 6.200 ns                ;
; N/A   ; 93.46 MHz ( period = 10.700 ns ) ; DEVIDE:inst5|74393:176|1              ; DEVIDE:inst5|74393:176|3              ; CLK1       ; CLK1     ; None                        ; None                      ; 6.200 ns                ;
; N/A   ; 94.34 MHz ( period = 10.600 ns ) ; DEVIDE:inst5|74393:176|28             ; DEVIDE:inst5|74393:176|30             ; CLK1       ; CLK1     ; None                        ; None                      ; 6.100 ns                ;
; N/A   ; 94.34 MHz ( period = 10.600 ns ) ; DEVIDE:inst5|74393:176|29             ; DEVIDE:inst5|74393:176|30             ; CLK1       ; CLK1     ; None                        ; None                      ; 6.100 ns                ;
; N/A   ; 94.34 MHz ( period = 10.600 ns ) ; DEVIDE:inst5|74393:176|28             ; DEVIDE:inst5|74393:176|29             ; CLK1       ; CLK1     ; None                        ; None                      ; 6.100 ns                ;
; N/A   ; 94.34 MHz ( period = 10.600 ns ) ; DEVIDE:inst5|74393:176|5              ; DEVIDE:inst5|74393:176|9              ; CLK1       ; CLK1     ; None                        ; None                      ; 6.100 ns                ;
; N/A   ; 94.34 MHz ( period = 10.600 ns ) ; 3IN12:inst7|74161:inst18|p74161:sub|9 ; 3IN12:inst7|74161:inst18|p74161:sub|8 ; CLK1       ; CLK1     ; None                        ; None                      ; 6.100 ns                ;
; N/A   ; 94.34 MHz ( period = 10.600 ns ) ; 3IN12:inst7|74161:inst18|p74161:sub|9 ; 3IN12:inst7|74161:inst18|p74161:sub|9 ; CLK1       ; CLK1     ; None                        ; None                      ; 6.100 ns                ;
; N/A   ; 94.34 MHz ( period = 10.600 ns ) ; 3IN12:inst7|74161:inst18|p74161:sub|8 ; 3IN12:inst7|74161:inst18|p74161:sub|9 ; CLK1       ; CLK1     ; None                        ; None                      ; 6.100 ns                ;
; N/A   ; 95.24 MHz ( period = 10.500 ns ) ; 3IN12:inst7|fenpin_36:inst1|temp[0]   ; 3IN12:inst7|fenpin_36:inst1|fsout     ; CLK1       ; CLK1     ; None                        ; None                      ; 6.000 ns                ;
; N/A   ; 95.24 MHz ( period = 10.500 ns ) ; 3IN12:inst7|fenpin_36:inst1|temp[1]   ; 3IN12:inst7|fenpin_36:inst1|fsout     ; CLK1       ; CLK1     ; None                        ; None                      ; 6.000 ns                ;
; N/A   ; 95.24 MHz ( period = 10.500 ns ) ; 3IN12:inst7|fenpin_36:inst1|temp[2]   ; 3IN12:inst7|fenpin_36:inst1|fsout     ; CLK1       ; CLK1     ; None                        ; None                      ; 6.000 ns                ;
; N/A   ; 95.24 MHz ( period = 10.500 ns ) ; 3IN12:inst7|fenpin_36:inst1|temp[5]   ; 3IN12:inst7|fenpin_36:inst1|fsout     ; CLK1       ; CLK1     ; None                        ; None                      ; 6.000 ns                ;
; N/A   ; 95.24 MHz ( period = 10.500 ns ) ; 3IN12:inst7|fenpin_36:inst1|temp[4]   ; 3IN12:inst7|fenpin_36:inst1|fsout     ; CLK1       ; CLK1     ; None                        ; None                      ; 6.000 ns                ;
; N/A   ; 95.24 MHz ( period = 10.500 ns ) ; 3IN12:inst7|fenpin_36:inst1|temp[3]   ; 3IN12:inst7|fenpin_36:inst1|fsout     ; CLK1       ; CLK1     ; None                        ; None                      ; 6.000 ns                ;
; N/A   ; 95.24 MHz ( period = 10.500 ns ) ; 3IN12:inst7|fenpin_36:inst1|temp[0]   ; 3IN12:inst7|fenpin_36:inst1|temp[3]   ; CLK1       ; CLK1     ; None                        ; None                      ; 6.000 ns                ;
; N/A   ; 95.24 MHz ( period = 10.500 ns ) ; 3IN12:inst7|fenpin_36:inst1|temp[1]   ; 3IN12:inst7|fenpin_36:inst1|temp[3]   ; CLK1       ; CLK1     ; None                        ; None                      ; 6.000 ns                ;