ads7844.fit.rpt

本源码介绍了ADS7844 AD转换芯片的VHDL控制器。

; Optimize Hold Timing                                               ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Fast-Corner Timing                                        ; Off                            ; Off                            ;
; Optimize Timing                                                    ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing                         ; On                             ; On                             ;
; Limit to One Fitting Attempt                                       ; Off                            ; Off                            ;
; Final Placement Optimizations                                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations                        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                      ; 1                              ; 1                              ;
; Slow Slew Rate                                                     ; Off                            ; Off                            ;
; PCI I/O                                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                  ; On                             ; On                             ;
; Auto Merge PLLs                                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                       ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                             ; Off                            ; Off                            ;
; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                           ; Auto                           ;
; Auto Register Duplication                                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
; Use smart compilation                                              ; Off                            ; Off                            ;
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; Pin-Out File ;
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The pin-out file can be found in D:/我的先进院D盘/myaltera/ads7844/ads7844.pin.


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; Fitter Resource Usage Summary                                          ;
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; Resource                                    ; Usage                    ;
+---------------------------------------------+--------------------------+
; Total logic elements                        ; 129 / 5,980 ( 2 % )      ;
;     -- Combinational with no register       ; 96                       ;
;     -- Register only                        ; 12                       ;
;     -- Combinational with a register        ; 21                       ;
;                                             ;                          ;
; Logic element usage by number of LUT inputs ;                          ;
;     -- 4 input functions                    ; 91                       ;
;     -- 3 input functions                    ; 3                        ;
;     -- 2 input functions                    ; 16                       ;
;     -- 1 input functions                    ; 10                       ;
;     -- 0 input functions                    ; 9                        ;
;                                             ;                          ;
; Logic elements by mode                      ;                          ;
;     -- normal mode                          ; 125                      ;
;     -- arithmetic mode                      ; 4                        ;
;     -- qfbk mode                            ; 4                        ;
;     -- register cascade mode                ; 0                        ;
;     -- synchronous clear/load mode          ; 15                       ;
;     -- asynchronous clear/load mode         ; 25                       ;
;                                             ;                          ;
; Total registers                             ; 33 / 6,523 ( < 1 % )     ;
; Total LABs                                  ; 20 / 598 ( 3 % )         ;
; Logic elements in carry chains              ; 5                        ;
; User inserted logic elements                ; 0                        ;
; Virtual pins                                ; 0                        ;
; I/O pins                                    ; 82 / 185 ( 44 % )        ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )           ;
; Global signals                              ; 8                        ;
; M4Ks                                        ; 4 / 20 ( 20 % )          ;
; Total memory bits                           ; 1,024 / 92,160 ( 1 % )   ;
; Total RAM block bits                        ; 18,432 / 92,160 ( 20 % ) ;
; PLLs                                        ; 0 / 2 ( 0 % )            ;
; Global clocks                               ; 8 / 8 ( 100 % )          ;
; Average interconnect usage                  ; 1%                       ;
; Peak interconnect usage                     ; 2%                       ;
; Maximum fan-out node                        ; addr_r[2]                ;
; Maximum fan-out                             ; 40                       ;
; Highest non-global fan-out signal           ; ~GND                     ;
; Highest non-global fan-out                  ; 128                      ;
; Total fan-out                               ; 511                      ;
; Average fan-out                             ; 2.35                     ;
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