top.hier_info

一个圣诞彩灯控制芯片的vrilog源代码

|top
l1 <= huayang:u18.port0
l2 <= huayang:u19.port0
l3 <= huayang:u20.port0
l4 <= huayang:u21.port0
tg => tg~0.IN1
reset => reset~0.IN14
test => test~0.IN1
osc => osc~0.IN1
zc => zc~0.IN1


|top|clk_select:u22
clk <= clk~0.DB_MAX_OUTPUT_PORT_TYPE
test => clk~0.OUTPUTSELECT
osc => clk~0.DATAB
zc => clk~0.DATAA


|top|sysclk_250k:u23
clk_250k <= clk_250k~reg0.DB_MAX_OUTPUT_PORT_TYPE
clk => flag1[3].CLK
clk => flag1[2].CLK
clk => flag1[1].CLK
clk => flag1[0].CLK
clk => clk_250k~reg0.CLK
clk => flag1[4].CLK
reset => flag1[3].ACLR
reset => flag1[2].ACLR
reset => flag1[1].ACLR
reset => flag1[0].ACLR
reset => clk_250k~reg0.ACLR
reset => flag1[4].ACLR


|top|sysclk:u0
clk_4 <= clk_4~reg0.DB_MAX_OUTPUT_PORT_TYPE
clk_8 <= clk_8~reg0.DB_MAX_OUTPUT_PORT_TYPE
clk_2k <= clk_2k~reg0.DB_MAX_OUTPUT_PORT_TYPE
clk => flag1[6].CLK
clk => flag1[5].CLK
clk => flag1[4].CLK
clk => flag1[3].CLK
clk => flag1[2].CLK
clk => flag1[1].CLK
clk => flag1[0].CLK
clk => flag2[7].CLK
clk => flag2[6].CLK
clk => flag2[5].CLK
clk => flag2[4].CLK
clk => flag2[3].CLK
clk => flag2[2].CLK
clk => flag2[1].CLK
clk => flag2[0].CLK
clk => flag3.CLK
clk => clk_4~reg0.CLK
clk => clk_8~reg0.CLK
clk => clk_2k~reg0.CLK
clk => flag1[7].CLK
reset => flag1[6].ACLR
reset => flag1[5].ACLR
reset => flag1[4].ACLR
reset => flag1[3].ACLR
reset => flag1[2].ACLR
reset => flag1[1].ACLR
reset => flag1[0].ACLR
reset => flag2[7].ACLR
reset => flag2[6].ACLR
reset => flag2[5].ACLR
reset => flag2[4].ACLR
reset => flag2[3].ACLR
reset => flag2[2].ACLR
reset => flag2[1].ACLR
reset => flag2[0].ACLR
reset => flag3.ACLR
reset => clk_4~reg0.ACLR
reset => clk_8~reg0.ACLR
reset => clk_2k~reg0.ACLR
reset => flag1[7].ACLR


|top|bright_clk:u1
clk_bright <= clk_bright~reg0.DB_MAX_OUTPUT_PORT_TYPE
reset => i[4].ACLR
reset => i[3].ACLR
reset => i[2].ACLR
reset => i[1].ACLR
reset => i[0].ACLR
reset => clk_bright~reg0.PRESET
reset => i[5].ACLR
clk => i[4].CLK
clk => i[3].CLK
clk => i[2].CLK
clk => i[1].CLK
clk => i[0].CLK
clk => clk_bright~reg0.CLK
clk => i[5].CLK


|top|medium_clk:u6
clk_medium <= clk_medium~reg0.DB_MAX_OUTPUT_PORT_TYPE
reset => i[4].ACLR
reset => i[3].ACLR
reset => i[2].ACLR
reset => i[1].ACLR
reset => i[0].ACLR
reset => clk_medium~reg0.ACLR
reset => i[5].ACLR
clk => i[4].CLK
clk => i[3].CLK
clk => i[2].CLK
clk => i[1].CLK
clk => i[0].CLK
clk => clk_medium~reg0.CLK
clk => i[5].CLK


|top|dark_clk:u7
clk_dark <= clk_dark~reg0.DB_MAX_OUTPUT_PORT_TYPE
reset => i[4].ACLR
reset => i[3].ACLR
reset => i[2].ACLR
reset => i[1].ACLR
reset => i[0].ACLR
reset => clk_dark~reg0.ACLR
reset => i[5].ACLR
clk => i[4].CLK
clk => i[3].CLK
clk => i[2].CLK
clk => i[1].CLK
clk => i[0].CLK
clk => clk_dark~reg0.CLK
clk => i[5].CLK


|top|model1_top:u8
l1[0] <= model1:u6.port0
l1[1] <= model1:u6.port0
l2[0] <= model1:u6.port1
l2[1] <= model1:u6.port1
l3[0] <= model1:u6.port2
l3[1] <= model1:u6.port2
l4[0] <= model1:u6.port3
l4[1] <= model1:u6.port3
c <= model1:u6.port4
en => en~0.IN1
reset => reset~0.IN7
clk_4 => clk_4~0.IN5
clk_8 => clk_8~0.IN1
clk_250k => clk_250k~0.IN1


|top|model1_top:u8|model2:u0
l1[0] <= l1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l1[1] <= l1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l2[0] <= l2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l2[1] <= l2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l3[0] <= l3[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l3[1] <= l3[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l4[0] <= l4[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l4[1] <= l4[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c <= c~reg0.DB_MAX_OUTPUT_PORT_TYPE
clk => l1[0]~reg0.CLK
clk => l2[1]~reg0.CLK
clk => l2[0]~reg0.CLK
clk => l3[1]~reg0.CLK
clk => l3[0]~reg0.CLK
clk => l4[1]~reg0.CLK
clk => l4[0]~reg0.CLK
clk => i[4].CLK
clk => i[3].CLK
clk => i[2].CLK
clk => i[1].CLK
clk => i[0].CLK
clk => c~reg0.CLK
clk => l1[1]~reg0.CLK
reset => l1[0]~reg0.ACLR
reset => l2[1]~reg0.ACLR
reset => l2[0]~reg0.ACLR
reset => l3[1]~reg0.ACLR
reset => l3[0]~reg0.ACLR
reset => l4[1]~reg0.ACLR
reset => l4[0]~reg0.ACLR
reset => i[4].ACLR
reset => i[3].ACLR
reset => i[2].ACLR
reset => i[1].ACLR
reset => i[0].ACLR
reset => c~reg0.ACLR
reset => l1[1]~reg0.ACLR
en => l1~0.OUTPUTSELECT
en => l2~0.OUTPUTSELECT
en => l3~0.OUTPUTSELECT
en => l4~0.OUTPUTSELECT
en => c~0.OUTPUTSELECT
en => i~5.OUTPUTSELECT
en => i~6.OUTPUTSELECT
en => i~7.OUTPUTSELECT
en => i~8.OUTPUTSELECT
en => i~9.OUTPUTSELECT


|top|model1_top:u8|model3:u1
l1[0] <= l1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l1[1] <= l1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l2[0] <= l2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l2[1] <= l2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l3[0] <= l3[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l3[1] <= l3[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l4[0] <= l4[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l4[1] <= l4[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c <= c~reg0.DB_MAX_OUTPUT_PORT_TYPE
clk => i[3].CLK
clk => i[2].CLK
clk => i[1].CLK
clk => i[0].CLK
clk => l1[1]~reg0.CLK
clk => l1[0]~reg0.CLK
clk => l2[1]~reg0.CLK
clk => l2[0]~reg0.CLK
clk => l3[1]~reg0.CLK
clk => l3[0]~reg0.CLK
clk => l4[1]~reg0.CLK
clk => l4[0]~reg0.CLK
clk => c~reg0.CLK
clk => i[4].CLK
reset => i[3].ACLR
reset => i[2].ACLR
reset => i[1].ACLR
reset => i[0].ACLR
reset => l1[1]~reg0.ACLR
reset => l1[0]~reg0.ACLR
reset => l2[1]~reg0.ACLR
reset => l2[0]~reg0.ACLR
reset => l3[1]~reg0.ACLR
reset => l3[0]~reg0.ACLR
reset => l4[1]~reg0.ACLR
reset => l4[0]~reg0.ACLR
reset => c~reg0.ACLR
reset => i[4].ACLR
en => l1~0.OUTPUTSELECT
en => l2~0.OUTPUTSELECT
en => l3~0.OUTPUTSELECT
en => l4~0.OUTPUTSELECT
en => c~0.OUTPUTSELECT
en => i~5.OUTPUTSELECT
en => i~6.OUTPUTSELECT
en => i~7.OUTPUTSELECT
en => i~8.OUTPUTSELECT
en => i~9.OUTPUTSELECT


|top|model1_top:u8|model4:u2
l1[0] <= l1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l1[1] <= l1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l2[0] <= l2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l2[1] <= l2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l3[0] <= l3[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l3[1] <= l3[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l4[0] <= l4[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l4[1] <= l4[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c <= c~reg0.DB_MAX_OUTPUT_PORT_TYPE
clk => i[4].CLK
clk => i[3].CLK
clk => i[2].CLK
clk => i[1].CLK
clk => i[0].CLK
clk => l1[1]~reg0.CLK
clk => l1[0]~reg0.CLK
clk => l2[1]~reg0.CLK
clk => l2[0]~reg0.CLK
clk => l3[1]~reg0.CLK
clk => l3[0]~reg0.CLK
clk => l4[1]~reg0.CLK
clk => l4[0]~reg0.CLK
clk => c~reg0.CLK
clk => i[5].CLK
reset => i[4].ACLR
reset => i[3].ACLR
reset => i[2].ACLR
reset => i[1].ACLR
reset => i[0].ACLR
reset => l1[1]~reg0.ACLR
reset => l1[0]~reg0.ACLR
reset => l2[1]~reg0.ACLR
reset => l2[0]~reg0.ACLR
reset => l3[1]~reg0.ACLR
reset => l3[0]~reg0.ACLR
reset => l4[1]~reg0.ACLR
reset => l4[0]~reg0.ACLR
reset => c~reg0.ACLR
reset => i[5].ACLR
en => l1~0.OUTPUTSELECT
en => l1~1.OUTPUTSELECT
en => l2~0.OUTPUTSELECT
en => l2~1.OUTPUTSELECT
en => l3~0.OUTPUTSELECT
en => l3~1.OUTPUTSELECT
en => l4~0.OUTPUTSELECT
en => l4~1.OUTPUTSELECT
en => c~0.OUTPUTSELECT
en => i~6.OUTPUTSELECT
en => i~7.OUTPUTSELECT
en => i~8.OUTPUTSELECT
en => i~9.OUTPUTSELECT
en => i~10.OUTPUTSELECT
en => i~11.OUTPUTSELECT


|top|model1_top:u8|model5:u3
l1[0] <= l1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l1[1] <= l1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l2[0] <= l2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l2[1] <= l2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l3[0] <= l3[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l3[1] <= l3[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l4[0] <= l4[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l4[1] <= l4[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c <= c~reg0.DB_MAX_OUTPUT_PORT_TYPE
clk => i[3].CLK
clk => i[2].CLK
clk => i[1].CLK
clk => i[0].CLK
clk => l1[1]~reg0.CLK
clk => l1[0]~reg0.CLK
clk => l2[1]~reg0.CLK
clk => l2[0]~reg0.CLK
clk => l3[1]~reg0.CLK
clk => l3[0]~reg0.CLK
clk => l4[1]~reg0.CLK
clk => l4[0]~reg0.CLK
clk => c~reg0.CLK
clk => i[4].CLK
reset => i[3].ACLR
reset => i[2].ACLR
reset => i[1].ACLR
reset => i[0].ACLR
reset => l1[1]~reg0.ACLR
reset => l1[0]~reg0.ACLR
reset => l2[1]~reg0.ACLR
reset => l2[0]~reg0.ACLR
reset => l3[1]~reg0.ACLR
reset => l3[0]~reg0.ACLR
reset => l4[1]~reg0.ACLR
reset => l4[0]~reg0.ACLR
reset => c~reg0.ACLR
reset => i[4].ACLR
en => l1~0.OUTPUTSELECT
en => l2~0.OUTPUTSELECT
en => l3~0.OUTPUTSELECT
en => l4~0.OUTPUTSELECT
en => c~0.OUTPUTSELECT
en => i~5.OUTPUTSELECT
en => i~6.OUTPUTSELECT
en => i~7.OUTPUTSELECT
en => i~8.OUTPUTSELECT
en => i~9.OUTPUTSELECT


|top|model1_top:u8|model6:u4
l1[0] <= l1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l1[1] <= l1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l2[0] <= l2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l2[1] <= l2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l3[0] <= l3[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l3[1] <= l3[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l4[0] <= l4[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l4[1] <= l4[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c <= c~reg0.DB_MAX_OUTPUT_PORT_TYPE
clk => i[3].CLK
clk => i[2].CLK
clk => i[1].CLK
clk => i[0].CLK
clk => l1[1]~reg0.CLK
clk => l1[0]~reg0.CLK
clk => l2[1]~reg0.CLK
clk => l2[0]~reg0.CLK
clk => l3[1]~reg0.CLK
clk => l3[0]~reg0.CLK
clk => l4[1]~reg0.CLK
clk => l4[0]~reg0.CLK
clk => c~reg0.CLK
clk => i[4].CLK
reset => i[3].ACLR
reset => i[2].ACLR
reset => i[1].ACLR
reset => i[0].ACLR
reset => l1[1]~reg0.ACLR
reset => l1[0]~reg0.ACLR
reset => l2[1]~reg0.ACLR
reset => l2[0]~reg0.ACLR
reset => l3[1]~reg0.ACLR
reset => l3[0]~reg0.ACLR
reset => l4[1]~reg0.ACLR
reset => l4[0]~reg0.ACLR
reset => c~reg0.ACLR
reset => i[4].ACLR
en => l1~0.OUTPUTSELECT
en => l1~1.OUTPUTSELECT
en => c~0.OUTPUTSELECT
en => i~5.OUTPUTSELECT
en => i~6.OUTPUTSELECT
en => i~7.OUTPUTSELECT
en => i~8.OUTPUTSELECT
en => i~9.OUTPUTSELECT


|top|model1_top:u8|model7:u5
l1[0] <= l1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l1[1] <= l1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l2[0] <= l2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l2[1] <= l2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l3[0] <= l3[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l3[1] <= l3[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l4[0] <= l4[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l4[1] <= l4[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c <= c~reg0.DB_MAX_OUTPUT_PORT_TYPE
clk => i[2].CLK
clk => i[1].CLK
clk => i[0].CLK
clk => l1[1]~reg0.CLK
clk => l1[0]~reg0.CLK
clk => l2[1]~reg0.CLK
clk => l2[0]~reg0.CLK
clk => l3[1]~reg0.CLK
clk => l3[0]~reg0.CLK
clk => l4[1]~reg0.CLK
clk => l4[0]~reg0.CLK
clk => c~reg0.CLK
clk => i[3].CLK
reset => i[2].ACLR
reset => i[1].ACLR
reset => i[0].ACLR
reset => l1[1]~reg0.ACLR
reset => l1[0]~reg0.ACLR
reset => l2[1]~reg0.ACLR
reset => l2[0]~reg0.ACLR
reset => l3[1]~reg0.ACLR
reset => l3[0]~reg0.ACLR
reset => l4[1]~reg0.ACLR
reset => l4[0]~reg0.ACLR
reset => c~reg0.ACLR
reset => i[3].ACLR
en => l1~0.OUTPUTSELECT
en => l2~0.OUTPUTSELECT
en => c~0.OUTPUTSELECT
en => i~4.OUTPUTSELECT
en => i~5.OUTPUTSELECT
en => i~6.OUTPUTSELECT
en => i~7.OUTPUTSELECT


|top|model1_top:u8|model1:u6
l1[0] <= l1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l1[1] <= l1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l2[0] <= l2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l2[1] <= l2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l3[0] <= l3[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l3[1] <= l3[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l4[0] <= l4[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
l4[1] <= l4[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c <= c~reg0.DB_MAX_OUTPUT_PORT_TYPE
ein[0] <= ein[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ein[1] <= ein[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ein[2] <= ein[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ein[3] <= ein[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ein[4] <= ein[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ein[5] <= ein[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
reset => ein[4]~reg0.ACLR
reset => ein[3]~reg0.ACLR
reset => ein[2]~reg0.ACLR
reset => ein[1]~reg0.ACLR
reset => ein[0]~reg0.PRESET
reset => l1[1]~reg0.ACLR
reset => l1[0]~reg0.ACLR
reset => l2[1]~reg0.ACLR
reset => l2[0]~reg0.ACLR
reset => l3[1]~reg0.ACLR
reset => l3[0]~reg0.ACLR
reset => l4[1]~reg0.ACLR
reset => l4[0]~reg0.ACLR
reset => c~reg0.ACLR
reset => ein[5]~reg0.ACLR
en => ein~6.OUTPUTSELECT
en => ein~7.OUTPUTSELECT
en => ein~8.OUTPUTSELECT
en => ein~9.OUTPUTSELECT
en => ein~10.OUTPUTSELECT
en => ein~11.OUTPUTSELECT
en => l1~0.OUTPUTSELECT
en => l1~1.OUTPUTSELECT
en => l2~0.OUTPUTSELECT
en => l2~1.OUTPUTSELECT
en => l3~0.OUTPUTSELECT
en => l3~1.OUTPUTSELECT
en => l4~0.OUTPUTSELECT
en => l4~1.OUTPUTSELECT
en => c~0.OUTPUTSELECT
clk => ein[4]~reg0.CLK
clk => ein[3]~reg0.CLK
clk => ein[2]~reg0.CLK
clk => ein[1]~reg0.CLK
clk => ein[0]~reg0.CLK
clk => l1[1]~reg0.CLK
clk => l1[0]~reg0.CLK
clk => l2[1]~reg0.CLK
clk => l2[0]~reg0.CLK
clk => l3[1]~reg0.CLK
clk => l3[0]~reg0.CLK
clk => l4[1]~reg0.CLK
clk => l4[0]~reg0.CLK
clk => c~reg0.CLK
clk => ein[5]~reg0.CLK
cin[0] => reduce_nor~1.IN4
cin[0] => reduce_nor~2.IN4
cin[0] => reduce_nor~3.IN4
cin[0] => reduce_nor~4.IN4
cin[0] => reduce_nor~5.IN4
cin[0] => reduce_nor~0.IN4
cin[1] => reduce_nor~0.IN3
cin[1] => reduce_nor~2.IN3
cin[1] => reduce_nor~3.IN3
cin[1] => reduce_nor~4.IN3
cin[1] => reduce_nor~5.IN3
cin[1] => reduce_nor~1.IN3
cin[2] => reduce_nor~0.IN2
cin[2] => reduce_nor~1.IN2
cin[2] => reduce_nor~3.IN2
cin[2] => reduce_nor~4.IN2
cin[2] => reduce_nor~5.IN2
cin[2] => reduce_nor~2.IN2
cin[3] => reduce_nor~0.IN5
cin[3] => reduce_nor~1.IN5
cin[3] => reduce_nor~2.IN5
cin[3] => reduce_nor~4.IN5
cin[3] => reduce_nor~5.IN5
cin[3] => reduce_nor~3.IN5
cin[4] => reduce_nor~0.IN1
cin[4] => reduce_nor~1.IN1
cin[4] => reduce_nor~2.IN1
cin[4] => reduce_nor~3.IN1
cin[4] => reduce_nor~5.IN1
cin[4] => reduce_nor~4.IN1
cin[5] => reduce_nor~0.IN0
cin[5] => reduce_nor~1.IN0
cin[5] => reduce_nor~2.IN0
cin[5] => reduce_nor~3.IN0
cin[5] => reduce_nor~4.IN0
cin[5] => reduce_nor~5.IN0
I0[0] => Select~7.IN1
I0[1] => Select~6.IN1
I1[0] => Select~9.IN1
I1[1] => Select~8.IN1
I2[0] => Select~11.IN1
I2[1] => Select~10.IN1
I3[0] => Select~13.IN1
I3[1] => Select~12.IN1
I4[0] => Select~7.IN2
I4[1] => Select~6.IN2
I5[0] => Select~9.IN2
I5[1] => Select~8.IN2