pn_catch.v

来自「采用匹配滤波」· Verilog 代码 · 共 117 行 · 第 1/5 页

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    09:51:14 12/29/07
// Design Name:    
// Module Name:    pn_catch
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module pn_catch(clk,reset,input_i,input_q,reg_pn,catch);
			
	input clk,reset;
	input [2045:0]input_i,input_q;