gen_clk.v

来自「采用匹配滤波」· Verilog 代码 · 共 44 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    08:32:04 12/29/07
// Design Name:    
// Module Name:    gen_clk
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 用于生成7.5M时钟或其它时钟 
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module gen_clk(
				clk_110,	//系统钟
				reset,	//复位
				K,			//累加步长
				clk);		//输出时钟

	input clk_110,reset;
	input [31:0]K;
	output clk;

	reg [31:0]numb;

	always @(posedge clk_110 or posedge reset)
		begin
			if(reset)
				numb <= 32'b0;
			else
				numb <= numb + K;
		end

	assign clk = numb[31];

endmodule