_primary.vhd

来自「用VerilogHDL实现的产生Sine波形全部程序 个人验证后收藏的。」· VHDL 代码 · 共 10 行

library verilog;
use verilog.vl_types.all;
entity sine is
    port(
        clk             : in     vl_logic;
        nrst            : in     vl_logic;
        dout            : out    vl_logic_vector(7 downto 0)
    );
end sine;