dds.sap

FPGA中实现基于查找表方式（LUT）的DDS实现

n work dds verilog;

gi addr_acc[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:un1_addr_acc6_4";
ai .async_set "n:un1_addr_acc6_7";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi addr_acc[1];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:un1_addr_acc6_11";
ai .async_set "n:un1_addr_acc6_2";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi addr_acc[2];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:un1_addr_acc6_14";
ai .async_set "n:un1_addr_acc6";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi addr_acc[3];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:un1_addr_acc6_12";
ai .async_set "n:un1_addr_acc6_3";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi addr_acc[4];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:un1_addr_acc6_10";
ai .async_set "n:un1_addr_acc6_5";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi addr_acc[5];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:un1_addr_acc6_9";
ai .async_set "n:un1_addr_acc6_8";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi addr_acc[6];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:un1_addr_acc6_6";
ai .async_set "n:un1_addr_acc6_1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi addr_acc[7];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:un1_addr_acc6_18";
ai .async_set "n:un1_addr_acc6_13";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi addr_acc[8];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:un1_addr_acc6_16";
ai .async_set "n:un1_addr_acc6_19";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi addr_acc[9];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:un1_addr_acc6_15";
ai .async_set "n:un1_addr_acc6_17";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";
av .syn_compile_point 1;
av .compile_point_name dds;