time_sim.v

The SDRAM controller is designed for the Virtex V300bg432-6. It s simulated with Micron SDRAM mode

    wire \sdrm_t_int/ref_cntr_inst/N_32_i ;
    wire \sdrm_t_int/ref_cntr_inst/N_31_i ;
    wire \sdrm_t_int/ref_cntr_inst/un4_count_n_s_14/XORF ;
    wire \sdrm_t_int/ld_rcd/SRNOT ;
    wire \sdrm_t_int/pre_ld_cslt ;
    wire \sdrm_t_int/pre_ld_rcd ;
    wire \sdrm_t_int/pre_ld_brst ;
    wire \sdrm_t_int_rcd_cntr_inst_count_sig[1]/SRNOT ;
    wire \sdrm_t_int_rcd_cntr_inst_count_sig[1]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int_rcd_cntr_inst_count_sig[1]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_cas_op/SRNOT ;
    wire \sdrm_t_int/N_151_i_0 ;
    wire \sdrm_t_int/pre_sd_cas_p ;
    wire \sd_add_op[1]/SRNOT ;
    wire \sd_add_op[3]/SRNOT ;
    wire \sd_we_op/SRNOT ;
    wire \sdrm_t_int/pre_sd_ras_p ;
    wire \sdrm_t_int/pre_sd_we_p ;
    wire \sd_add_op[5]/SRNOT ;
    wire \sd_add_op[7]/SRNOT ;
    wire \sd_add_op[9]/SRNOT ;
    wire \sdrm_t_int/N_111_i_0 ;
    wire G_39;
    wire \sd_doe_np[1]/BYNOT ;
    wire N_72_i;
    wire \sd_add_op[10]/SRNOT ;
    wire \sdrm_t_int/N_113_i_0 ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[10]/FROM ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[10]/FFY/SET ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[10]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[11]/FROM ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[11]/FFY/SET ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[11]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[12]/FROM ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[12]/FFY/SET ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[12]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[13]/FROM ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[13]/FFY/SET ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[13]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[14]/FROM ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[14]/FFY/SET ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[14]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[15]/FROM ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[15]/FFY/SET ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[15]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[0]/FROM ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[0]/FFY/SET ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[0]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[1]/FROM ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[1]/FFY/SET ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[1]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[2]/FROM ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[2]/FFY/SET ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[2]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[3]/FROM ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[3]/FFY/SET ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[3]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[4]/FROM ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[4]/FFY/SET ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[4]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[5]/FROM ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[5]/FFY/SET ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[5]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[6]/FROM ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[6]/FFY/SET ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[6]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[7]/FROM ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[7]/FFY/SET ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[7]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[8]/FROM ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[8]/FFY/SET ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[8]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[9]/FROM ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[9]/FFY/SET ;
    wire \sdrm_t_int/ref_cntr_inst/rcount[9]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/sdrm_st/state_0[1]/SRNOT ;
    wire \sdrm_t_int/sdrm_st/state_h/N_111_i ;
    wire \sdrm_t_int/sdrm_st/state_h/N_109_i ;
    wire \sdrm_t_int/sdrm_st/state_0[1]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/sdrm_st/state_0[1]/FFX/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int_sdrm_st_state[2]/SRNOT ;
    wire \sdrm_t_int/sdrm_st/state_h/N_107_i ;
    wire \sdrm_t_int_sdrm_st_state[2]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/sdrm_st/pre_sd_ready/SRNOT ;
    wire \sdrm_t_int/sdrm_st/state_h/state_ns[9] ;
    wire \sdrm_t_int/sdrm_st/pre_sd_ready/FROM ;
    wire \sdrm_t_int/sdrm_st/pre_sd_ready/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/sdrm_st/state_0[4]/SRNOT ;
    wire \sdrm_t_int/sdrm_st/state_h/state_ns[8] ;
    wire \sdrm_t_int/sdrm_st/state_0[4]/FROM ;
    wire \sdrm_t_int/sdrm_st/state_0[4]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/sdrm_st/state_0[5]/SRNOT ;
    wire \sdrm_t_int/sdrm_st/state_h/state_ns[7] ;
    wire \sdrm_t_int/sdrm_st/state_0[5]/FROM ;
    wire \sdrm_t_int/sdrm_st/state_0[5]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/sdrm_st/state_0[8]/SRNOT ;
    wire \sdrm_t_int/sdrm_st/state_h/state_ns[6] ;
    wire \sdrm_t_int/sdrm_st/state_0[8]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/sdrm_st/state_0[8]/FFX/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int_sdrm_st_state[7]/SRNOT ;
    wire \sdrm_t_int/sdrm_st/state_h/state_ns[5] ;
    wire \sdrm_t_int_sdrm_st_state[7]/FROM ;
    wire \sdrm_t_int_sdrm_st_state[7]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/sdrm_st/state_0[9]/SRNOT ;
    wire \sdrm_t_int/sdrm_st/state_h/state_ns[3] ;
    wire \sdrm_t_int/sdrm_st/state_0[9]/FROM ;
    wire \sdrm_t_int/sdrm_st/state_0[9]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int_sd_add_mx/SRNOT ;
    wire \sdrm_t_int/N_130_i_0 ;
    wire \sdrm_t_int_sd_add_mx/FROM ;
    wire \sys_int_int/ld_cnt_reg/SRNOT ;
    wire \sdrm_t_int/sdrm_st/state_h/state_ns[2] ;
    wire \sys_int_int/ld_cnt_reg/FROM ;
    wire \sys_int_int/ld_cnt_reg/FFY/ASYNC_FF_GSR_OR ;
    wire \sys_int_int/ld_cnt_reg/FFX/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/sdrm_st/state_0[11]/SRNOT ;
    wire \sdrm_t_int/sdrm_st/state_h/state_ns[1] ;
    wire \sdrm_t_int/sdrm_st/state_0[11]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/sdrm_st/state_0[12]/SRNOT ;
    wire \sdrm_t_int/sdrm_st/state_0[12]/FROM ;
    wire \sdrm_t_int/sdrm_st/state_0[12]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/cslt_cntr_inst/count_sig[1]/SRNOT ;
    wire \sdrm_t_int/cslt_cntr_inst/count_sig[1]/FFY/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/cslt_cntr_inst/count_sig[1]/FFX/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/sdrm_st/N_153/GROM ;
    wire \sdrm_t_int/sdrm_st/N_153/FROM ;
    wire \sdrm_t_int/sd_doe_n_3_i_and2[3]/GROM ;
    wire \sdrm_t_int/sd_doe_n_3_i_and2[3]/FROM ;
    wire \sd_data_t_rep4[31]/SRNOT ;
    wire \sd_data_t_rep4[31]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_reg[30]/LOGIC_ONE ;
    wire \sd_data_reg[30]/GSHIFT ;
    wire \sd_data_reg[30]/FROM ;
    wire \sd_data_reg[22]/LOGIC_ONE ;
    wire \sd_data_reg[22]/GSHIFT ;
    wire \sd_data_reg[22]/FROM ;
    wire \sd_data_reg[14]/LOGIC_ONE ;
    wire \sd_data_reg[14]/GSHIFT ;
    wire \sd_data_reg[14]/FROM ;
    wire \sd_data_t_rep5[31]/SRNOT ;
    wire \sd_data_t_rep5[31]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_cas_o/SRNOT ;
    wire \sd_cas_o/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_t_rep6[31]/SRNOT ;
    wire \sd_data_t_rep6[31]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_t_rep7[31]/SRNOT ;
    wire \sd_data_t_rep7[31]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_t_rep8[31]/SRNOT ;
    wire \sd_data_t_rep8[31]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_t_rep9[31]/SRNOT ;
    wire \sd_data_t_rep9[31]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_reg[3]/LOGIC_ONE ;
    wire \sd_data_reg[3]/GSHIFT ;
    wire \sd_data_reg[3]/FROM ;
    wire \sdrm_t_int/ref_cntr_inst/un1_un1_reset_12_0_and2/GROM ;
    wire \sdrm_t_int/ref_cntr_inst/un1_un1_reset_12_0_and2/FROM ;
    wire \ref_max[3]/SRNOT ;
    wire \ref_max[3]/FFY/ASYNC_FF_GSR_OR ;
    wire \ref_max[3]/FFX/ASYNC_FF_GSR_OR ;
    wire \ref_max[13]/SRNOT ;
    wire \ref_max[13]/FFY/ASYNC_FF_GSR_OR ;
    wire \ref_max[13]/FFX/ASYNC_FF_GSR_OR ;
    wire \ref_max[5]/SRNOT ;
    wire \ref_max[5]/FFY/ASYNC_FF_GSR_OR ;
    wire \ref_max[5]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_reg[31]/LOGIC_ONE ;
    wire \sd_data_reg[31]/GSHIFT ;
    wire \sd_data_reg[31]/FROM ;
    wire \sd_data_reg[23]/LOGIC_ONE ;
    wire \sd_data_reg[23]/GSHIFT ;
    wire \sd_data_reg[23]/FROM ;
    wire \sd_data_reg[15]/LOGIC_ONE ;
    wire \sd_data_reg[15]/GSHIFT ;
    wire \sd_data_reg[15]/FROM ;
    wire \ref_max[15]/SRNOT ;
    wire \ref_max[15]/FFY/ASYNC_FF_GSR_OR ;
    wire \ref_max[15]/FFX/ASYNC_FF_GSR_OR ;
    wire \ref_max[7]/SRNOT ;
    wire \ref_max[7]/FFY/ASYNC_FF_GSR_OR ;
    wire \ref_max[7]/FFX/ASYNC_FF_GSR_OR ;
    wire \ki_max[1]/SRNOT ;
    wire \ki_max[1]/FFY/ASYNC_FF_GSR_OR ;
    wire \ki_max[1]/FFX/ASYNC_FF_GSR_OR ;
    wire \ref_max[9]/SRNOT ;
    wire \ref_max[9]/FROM ;
    wire \ref_max[9]/FFY/ASYNC_FF_GSR_OR ;
    wire \ref_max[9]/FFX/ASYNC_FF_GSR_OR ;
    wire \sdrm_t_int/ref_cntr_inst/un1_un1_reset_8_0_and2/GROM ;
    wire \sdrm_t_int/ref_cntr_inst/un1_un1_reset_8_0_and2/FROM ;
    wire \ki_max[3]/SRNOT ;
    wire \ki_max[3]/FFY/ASYNC_FF_GSR_OR ;
    wire \ki_max[3]/FFX/ASYNC_FF_GSR_OR ;
    wire \ref_max[11]/SRNOT ;
    wire \ref_max[11]/FFY/ASYNC_FF_GSR_OR ;
    wire \ref_max[11]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[1]/SRNOT ;
    wire \sd_data_o[1]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[1]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[3]/SRNOT ;
    wire \sd_data_o[3]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[3]/FFX/ASYNC_FF_GSR_OR ;
    wire \sys_int_int/data_reg[1]/SRNOT ;
    wire \sys_int_int/data_reg[1]/FFY/ASYNC_FF_GSR_OR ;
    wire \sys_int_int/data_reg[1]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[5]/SRNOT ;
    wire \sd_data_o[5]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[5]/FFX/ASYNC_FF_GSR_OR ;
    wire \sys_int_int/data_reg[3]/SRNOT ;
    wire \sys_int_int/data_reg[3]/FFY/ASYNC_FF_GSR_OR ;
    wire \sys_int_int/data_reg[3]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[7]/SRNOT ;
    wire \sd_data_o[7]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[7]/FFX/ASYNC_FF_GSR_OR ;
    wire \sys_int_int/data_reg[5]/SRNOT ;
    wire \sys_int_int/data_reg[5]/FFY/ASYNC_FF_GSR_OR ;
    wire \sys_int_int/data_reg[5]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[9]/SRNOT ;
    wire \sd_data_o[9]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[9]/FFX/ASYNC_FF_GSR_OR ;
    wire \sys_int_int/data_reg[7]/SRNOT ;
    wire \sys_int_int/data_reg[7]/FFY/ASYNC_FF_GSR_OR ;
    wire \sys_int_int/data_reg[7]/FFX/ASYNC_FF_GSR_OR ;
    wire \sys_int_int/data_reg[9]/SRNOT ;
    wire \sys_int_int/data_reg[9]/FFY/ASYNC_FF_GSR_OR ;
    wire \sys_int_int/data_reg[9]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_r[1]/SRNOT ;
    wire \sd_data_r[1]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_r[1]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_r[3]/SRNOT ;
    wire \sd_data_r[3]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_r[3]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_r[5]/SRNOT ;
    wire \sd_data_r[5]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_r[5]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_r[7]/SRNOT ;
    wire \sd_data_r[7]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_r[7]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_r[9]/SRNOT ;
    wire \sd_data_r[9]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_r[9]/FFX/ASYNC_FF_GSR_OR ;
    wire \add_reg[3]/CENOT ;
    wire \add_reg[3]/SRNOT ;
    wire \add_reg[3]/FFY/ASYNC_FF_GSR_OR ;
    wire \add_reg[3]/FFX/ASYNC_FF_GSR_OR ;
    wire \add_reg[5]/CENOT ;
    wire \add_reg[5]/SRNOT ;
    wire \add_reg[5]/FFY/ASYNC_FF_GSR_OR ;
    wire \add_reg[5]/FFX/ASYNC_FF_GSR_OR ;
    wire \add_reg[7]/CENOT ;
    wire \add_reg[7]/SRNOT ;
    wire \add_reg[7]/FFY/ASYNC_FF_GSR_OR ;
    wire \add_reg[7]/FFX/ASYNC_FF_GSR_OR ;
    wire \add_reg[9]/CENOT ;
    wire \add_reg[9]/SRNOT ;
    wire \add_reg[9]/FFY/ASYNC_FF_GSR_OR ;
    wire \add_reg[9]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_reg[4]/LOGIC_ONE ;
    wire \sd_data_reg[4]/GSHIFT ;
    wire \sd_data_reg[4]/FROM ;
    wire \ad_o[1]/SRNOT ;
    wire \ad_o[1]/FFY/ASYNC_FF_GSR_OR ;
    wire \ad_o[1]/FFX/ASYNC_FF_GSR_OR ;
    wire \ad_o[3]/SRNOT ;
    wire \ad_o[3]/FFY/ASYNC_FF_GSR_OR ;
    wire \ad_o[3]/FFX/ASYNC_FF_GSR_OR ;
    wire \ad_o[5]/SRNOT ;
    wire \ad_o[5]/FFY/ASYNC_FF_GSR_OR ;
    wire \ad_o[5]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_reg[24]/LOGIC_ONE ;
    wire \sd_data_reg[24]/GSHIFT ;
    wire \sd_data_reg[16]/LOGIC_ONE ;
    wire \sd_data_reg[16]/GSHIFT ;
    wire \sd_data_reg[16]/FROM ;
    wire \ad_o[7]/SRNOT ;
    wire \ad_o[7]/FFY/ASYNC_FF_GSR_OR ;
    wire \ad_o[7]/FFX/ASYNC_FF_GSR_OR ;
    wire \ad_o[9]/SRNOT ;
    wire \ad_o[9]/FFY/ASYNC_FF_GSR_OR ;
    wire \ad_o[9]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_ras_o/SRNOT ;
    wire \sd_ras_o/FFY/ASYNC_FF_GSR_OR ;
    wire \data_addr_n_reg/SRNOT ;
    wire \data_addr_n_reg/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_add_o[1]/SRNOT ;
    wire \sd_add_o[1]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_add_o[1]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_add_o[3]/SRNOT ;
    wire \sd_add_o[3]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_add_o[3]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_add_o[5]/SRNOT ;
    wire \sd_add_o[5]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_add_o[5]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[11]/SRNOT ;
    wire \sd_data_o[11]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[11]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_add_o[7]/SRNOT ;
    wire \sd_add_o[7]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_add_o[7]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[21]/SRNOT ;
    wire \sd_data_o[21]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[21]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[13]/SRNOT ;
    wire \sd_data_o[13]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[13]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_add_o[9]/SRNOT ;
    wire \sd_add_o[9]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_add_o[9]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[31]/SRNOT ;
    wire \sd_data_o[31]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[31]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[23]/SRNOT ;
    wire \sd_data_o[23]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[23]/FFX/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[15]/SRNOT ;
    wire \sd_data_o[15]/FFY/ASYNC_FF_GSR_OR ;
    wire \sd_data_o[15]/FFX/ASYNC_FF_GSR_OR ;
    wire \sys_int_int/data_reg[11]/SRNOT ;
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    wire \sdrm_t_int/ref_cntr_inst/un1_un1_reset_14_0_and2/FROM ;