data_drive.hier_info

采用Verilog HDL语言编写的直流电动机控制系统

|Data_drive
En => always0~0.IN0
Reset => always0~0.IN1
Clk_SCL => cnt1[5].CLK
Clk_SCL => cnt1[4].CLK
Clk_SCL => cnt1[3].CLK
Clk_SCL => cnt1[2].CLK
Clk_SCL => cnt1[1].CLK
Clk_SCL => cnt1[0].CLK
Clk_SCL => Adc_SCL_Select.CLK
Clk_SCL => Adc_SCL~0.IN1
Clk_SCL => Adc_Conv~reg0.CLK
SampleCtrl_in => Adc_Conv~2.OUTPUTSELECT
Adc_Conv <= Adc_Conv~reg0.DB_MAX_OUTPUT_PORT_TYPE
Adc_SCL <= Adc_SCL~0.DB_MAX_OUTPUT_PORT_TYPE