jsq60.v

来自「使用MAX+PLUSII可以 运行」· Verilog 代码 · 共 21 行

module jsq60(qh,ql,clk,reset);
output[3:0]qh;
output[3:0]ql;
reg[3:0]qh;
reg[3:0]ql;
input clk,reset;
always @(posedge clk or negedge reset)
begin
if(~reset){qh,ql}<=0;
else begin
if({qh,ql}==8'h59){qh,ql}<=0;
else begin
if(ql==9)begin ql<=0;qh<=qh+1;end
else
ql<=ql+1;
end
end
end
endmodule