dpram16x8_tmpl.v

来自「一个UART的FPGA core」· Verilog 代码 · 共 20 行

/* Verilog module instantiation template generated by SCUBA ispLever_v51_Prod_Build (38) */
/* Module Version: 2.0 */
/* Thu Jan 05 15:34:00 2006 */

/* parameterized module instance */

   /* Inputs */
           /* .waddr ports : waddr[3:0] */
           /* .datain ports : datain[7:0] */
           /* .clk port : clk */
           /* .wren port : wren */
           /* .raddr ports : raddr[3:0] */

   /* Outputs */
           /* .dataout ports : dataout[7:0] */

dpram16x8 __ (.WrAddress( ), .Data( ), .WrClock( ), .WE( ), 
    .WrClockEn( ), .RdAddress( ), .RdClock( ), .RdClockEn( ), .Reset( ), 
    .Q( ));