uart.syn

一个UART的FPGA core

JDF B
// Created by Version 5.1 
PROJECT uart
DESIGN uart Normal
DEVKIT LCMXO640C-3T144CES
ENTRY Pure Verilog HDL
MODULE uart_fifo.v
MODSTYLE UART_FIFO Normal
MODULE data_path.v
MODSTYLE data_path Normal
MODULE inter.v
MODSTYLE inter Normal
MODULE rcvr.v
MODSTYLE rcvr Normal
MODULE txmit.v
MODSTYLE txmit Normal
MODULE dpram16x8.v
MODSTYLE dpram16x8 Normal
MODULE decode.v
MODSTYLE decode Normal
MODULE baud1.v
MODSTYLE baud Normal
MODULE uart4_top.v
MODSTYLE Uart4 Normal
SYNTHESIS_TOOL Synplify