📄 cnt100.sim.rpt
字号:
; Total output ports with no 1/0-value coverage ; 25 ;
; Total output ports with no 1-value coverage ; 25 ;
; Total output ports with no 0-value coverage ; 25 ;
+-----------------------------------------------------+--------------+
The following table displays output ports that toggle between 1 and 0 during simulation.
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Complete 1/0-Value Coverage ;
+--------------------------------------------------------------------------+--------------------------------------------------------------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+--------------------------------------------------------------------------+--------------------------------------------------------------------------+------------------+
; |CNT|process0~0 ; |CNT|process0~0 ; out0 ;
; |CNT|q_tmp[0] ; |CNT|q_tmp[0] ; regout ;
; |CNT|q_tmp~0 ; |CNT|q_tmp~0 ; out ;
; |CNT|q_tmp~1 ; |CNT|q_tmp~1 ; out ;
; |CNT|q_tmp~2 ; |CNT|q_tmp~2 ; out ;
; |CNT|q_tmp~3 ; |CNT|q_tmp~3 ; out ;
; |CNT|q_tmp~4 ; |CNT|q_tmp~4 ; out ;
; |CNT|q_tmp~5 ; |CNT|q_tmp~5 ; out ;
; |CNT|q_tmp~6 ; |CNT|q_tmp~6 ; out ;
; |CNT|q_tmp~7 ; |CNT|q_tmp~7 ; out ;
; |CNT|DIV2CLK ; |CNT|DIV2CLK ; regout ;
; |CNT|q_tmp[6] ; |CNT|q_tmp[6] ; regout ;
; |CNT|q_tmp[5] ; |CNT|q_tmp[5] ; regout ;
; |CNT|q_tmp[4] ; |CNT|q_tmp[4] ; regout ;
; |CNT|q_tmp[3] ; |CNT|q_tmp[3] ; regout ;
; |CNT|q_tmp[2] ; |CNT|q_tmp[2] ; regout ;
; |CNT|q_tmp[1] ; |CNT|q_tmp[1] ; regout ;
; |CNT|cout~0 ; |CNT|cout~0 ; out0 ;
; |CNT|cout~1 ; |CNT|cout~1 ; out0 ;
; |CNT|cout~2 ; |CNT|cout~2 ; out0 ;
; |CNT|CLKK ; |CNT|CLKK ; out ;
; |CNT|CLK ; |CNT|CLK ; out ;
; |CNT|cout ; |CNT|cout ; pin_out ;
; |CNT|q_bcd[0] ; |CNT|q_bcd[0] ; pin_out ;
; |CNT|q_bcd[1] ; |CNT|q_bcd[1] ; pin_out ;
; |CNT|q_bcd[2] ; |CNT|q_bcd[2] ; pin_out ;
; |CNT|q_bcd[3] ; |CNT|q_bcd[3] ; pin_out ;
; |CNT|q_bcd[4] ; |CNT|q_bcd[4] ; pin_out ;
; |CNT|q_bcd[5] ; |CNT|q_bcd[5] ; pin_out ;
; |CNT|q_bcd[6] ; |CNT|q_bcd[6] ; pin_out ;
; |CNT|Equal0~10 ; |CNT|Equal0~10 ; out0 ;
; |CNT|lpm_add_sub:Add0|result_node[0] ; |CNT|lpm_add_sub:Add0|result_node[0] ; out0 ;
; |CNT|lpm_add_sub:Add0|result_node[1] ; |CNT|lpm_add_sub:Add0|result_node[1] ; out0 ;
; |CNT|lpm_add_sub:Add0|result_node[2] ; |CNT|lpm_add_sub:Add0|result_node[2] ; out0 ;
; |CNT|lpm_add_sub:Add0|result_node[3] ; |CNT|lpm_add_sub:Add0|result_node[3] ; out0 ;
; |CNT|lpm_add_sub:Add0|result_node[4] ; |CNT|lpm_add_sub:Add0|result_node[4] ; out0 ;
; |CNT|lpm_add_sub:Add0|result_node[5] ; |CNT|lpm_add_sub:Add0|result_node[5] ; out0 ;
; |CNT|lpm_add_sub:Add0|result_node[6] ; |CNT|lpm_add_sub:Add0|result_node[6] ; out0 ;
; |CNT|lpm_add_sub:Add0|result_node[7] ; |CNT|lpm_add_sub:Add0|result_node[7] ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0]~0 ; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0]~0 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0] ; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0] ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|_~0 ; |CNT|lpm_add_sub:Add0|addcore:adder|_~0 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|_~3 ; |CNT|lpm_add_sub:Add0|addcore:adder|_~3 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[6]~2 ; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[6]~2 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[5]~3 ; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[5]~3 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[4]~4 ; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[4]~4 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3]~5 ; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3]~5 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[2]~6 ; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[2]~6 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1]~7 ; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1]~7 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[7] ; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[7] ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[6] ; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[6] ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[5] ; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[5] ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[4] ; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[4] ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3] ; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3] ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[2] ; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[2] ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1] ; |CNT|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1] ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|_~12 ; |CNT|lpm_add_sub:Add0|addcore:adder|_~12 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|_~13 ; |CNT|lpm_add_sub:Add0|addcore:adder|_~13 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|_~14 ; |CNT|lpm_add_sub:Add0|addcore:adder|_~14 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|_~15 ; |CNT|lpm_add_sub:Add0|addcore:adder|_~15 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|_~16 ; |CNT|lpm_add_sub:Add0|addcore:adder|_~16 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|_~17 ; |CNT|lpm_add_sub:Add0|addcore:adder|_~17 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|_~19 ; |CNT|lpm_add_sub:Add0|addcore:adder|_~19 ; out0 ;
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; |CNT|lpm_add_sub:Add0|addcore:adder|_~27 ; |CNT|lpm_add_sub:Add0|addcore:adder|_~27 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|_~28 ; |CNT|lpm_add_sub:Add0|addcore:adder|_~28 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|_~29 ; |CNT|lpm_add_sub:Add0|addcore:adder|_~29 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|_~30 ; |CNT|lpm_add_sub:Add0|addcore:adder|_~30 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|_~31 ; |CNT|lpm_add_sub:Add0|addcore:adder|_~31 ; out0 ;
; |CNT|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[7] ; |CNT|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[7] ; sout ;
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