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基于VHDL的4位带异步清零的二进制计数器。

|TEST
CLKK => DIV2CLK.CLK
CLKK => process0~0.IN1
CLK => CQI[3].CLK
CLK => CQI[2].CLK
CLK => CQI[1].CLK
CLK => CQI[0].CLK
OUTY[0] <= CQI[0].DB_MAX_OUTPUT_PORT_TYPE
OUTY[1] <= CQI[1].DB_MAX_OUTPUT_PORT_TYPE
OUTY[2] <= CQI[2].DB_MAX_OUTPUT_PORT_TYPE
OUTY[3] <= CQI[3].DB_MAX_OUTPUT_PORT_TYPE
COUT <= COUT~2.DB_MAX_OUTPUT_PORT_TYPE