twenty.hier_info

一个很好的VHDL程序.可以实现64HZ分为0.05HZ

|twenty
clk => t20~reg0.CLK
clk => num[0].CLK
clk => num[1].CLK
clk => num[2].CLK
clk => num[3].CLK
clk => num[4].CLK
clk => num[5].CLK
clk => num[6].CLK
clk => num[7].CLK
clk => num[8].CLK
clk => num[9].CLK
clk => num[10].CLK
t20_en => num[0].ACLR
t20_en => num[1].ACLR
t20_en => num[2].ACLR
t20_en => num[3].ACLR
t20_en => num[4].ACLR
t20_en => num[5].ACLR
t20_en => num[6].ACLR
t20_en => num[7].ACLR
t20_en => num[8].ACLR
t20_en => num[9].ACLR
t20_en => num[10].ACLR
t20_en => num[1].ENA
t20_en => num[0].ENA
t20_en => num[2].ENA
t20_en => num[3].ENA
t20_en => num[4].ENA
t20_en => num[5].ENA
t20_en => num[6].ENA
t20_en => num[7].ENA
t20_en => num[8].ENA
t20_en => num[9].ENA
t20_en => num[10].ENA
t20 <= t20~reg0.DB_MAX_OUTPUT_PORT_TYPE