clk_div_phase.tlg

来自「《设计与验证Verilog HDL》光盘内容」· TLG 代码 · 共 4 行

TLG
4 行
字号 
Selecting top level module clk_div_phase
@N:"C:\prj\Example-4-7\clk_div_phase\clk_div_phase.v":1:7:1:19|Synthesizing module clk_div_phase

clk_div_phase.tlg - 源码说明

本页面展示了「《设计与验证Verilog HDL》光盘内容」中的 clk_div_phase.tlg 源码文件，采用 TLG 编程语言编写，共 4 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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