autoconstraint_clk_div_phase.sdc

来自「《设计与验证Verilog HDL》光盘内容」· SDC 代码 · 共 5 行

#Begin clock constraint
define_clock -name {b:clk_div_phase|clk_200M} -period 1.879 -clockgroup Autoconstr_clkgroup_0 -rise 0.000 -fall 0.939 -route 0.000 
#End clock constraint