autoconstraint_asyn_rst.sdc

来自「《设计与验证Verilog HDL》光盘内容」· SDC 代码 · 共 5 行

#Begin clock constraint
define_clock -name {b:asyn_rst|clk} -period 3.015 -clockgroup Autoconstr_clkgroup_0 -rise 0.000 -fall 1.508 -route 0.000 
#End clock constraint