state1.plg
来自「《设计与验证Verilog HDL》光盘内容」· PLG 代码 · 共 7 行
PLG
7 行
@P: Worst Slack : -0.346
@P: state1|clk - Estimated Frequency : 433.4 MHz
@P: state1|clk - Requested Frequency : 509.9 MHz
@P: state1|clk - Estimated Period : 2.307
@P: state1|clk - Requested Period : 1.961
@P: state1|clk - Slack : -0.346
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