state2.sxr

来自「《设计与验证Verilog HDL》光盘内容」· SXR 代码 · 共 11 行

SXR
11 行
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BeginView state2 NoName
Inst: CS[1]   CS_1__Z stratix_lcell_ff 
Inst: CS[0]   CS_0__Z stratix_lcell_ff 
Inst: o2_x   o2_x_cZ stratix_lcell 
Inst: err_0_x   err_0_x_cZ stratix_lcell 
Inst: err_x   err_x_cZ stratix_lcell 
Inst: CS[3:0]   CS_3_0_ ghost 
Inst: nrst_c_i   nrst_c_i_cZ inv 
EndView state2 NoName

state2.sxr - 源码说明

本页面展示了「《设计与验证Verilog HDL》光盘内容」中的 state2.sxr 源码文件，采用 SXR 编程语言编写，共 11 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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