📄 ym4_1.tan.rpt
字号:
; N/A ; None ; 13.226 ns ; ledout[2]$latch ; ledout[2] ; ledin[1] ;
; N/A ; None ; 12.151 ns ; ledout[0]$latch ; ledout[0] ; ledin[2] ;
; N/A ; None ; 12.136 ns ; ledout[0]$latch ; ledout[0] ; ledin[3] ;
; N/A ; None ; 12.035 ns ; ledout[3]$latch ; ledout[3] ; ledin[2] ;
; N/A ; None ; 12.020 ns ; ledout[3]$latch ; ledout[3] ; ledin[3] ;
; N/A ; None ; 11.878 ns ; ledout[0]$latch ; ledout[0] ; ledin[1] ;
; N/A ; None ; 11.797 ns ; ledout[1]$latch ; ledout[1] ; ledin[2] ;
; N/A ; None ; 11.782 ns ; ledout[1]$latch ; ledout[1] ; ledin[3] ;
; N/A ; None ; 11.762 ns ; ledout[3]$latch ; ledout[3] ; ledin[1] ;
; N/A ; None ; 11.686 ns ; ledout[6]$latch ; ledout[6] ; ledin[2] ;
; N/A ; None ; 11.671 ns ; ledout[6]$latch ; ledout[6] ; ledin[3] ;
; N/A ; None ; 11.640 ns ; ledout[5]$latch ; ledout[5] ; ledin[2] ;
; N/A ; None ; 11.625 ns ; ledout[5]$latch ; ledout[5] ; ledin[3] ;
; N/A ; None ; 11.614 ns ; ledout[4]$latch ; ledout[4] ; ledin[2] ;
; N/A ; None ; 11.599 ns ; ledout[4]$latch ; ledout[4] ; ledin[3] ;
; N/A ; None ; 11.524 ns ; ledout[1]$latch ; ledout[1] ; ledin[1] ;
; N/A ; None ; 11.413 ns ; ledout[6]$latch ; ledout[6] ; ledin[1] ;
; N/A ; None ; 11.367 ns ; ledout[5]$latch ; ledout[5] ; ledin[1] ;
; N/A ; None ; 11.341 ns ; ledout[4]$latch ; ledout[4] ; ledin[1] ;
+-------+--------------+------------+-----------------+-----------+------------+
+---------------------------------------------------------------------------------+
; th ;
+---------------+-------------+-----------+----------+-----------------+----------+
; Minimum Slack ; Required th ; Actual th ; From ; To ; To Clock ;
+---------------+-------------+-----------+----------+-----------------+----------+
; N/A ; None ; 4.360 ns ; ledin[3] ; ledout[0]$latch ; ledin[2] ;
; N/A ; None ; 4.345 ns ; ledin[3] ; ledout[0]$latch ; ledin[3] ;
; N/A ; None ; 4.087 ns ; ledin[3] ; ledout[0]$latch ; ledin[1] ;
; N/A ; None ; 3.437 ns ; ledin[3] ; ledout[3]$latch ; ledin[2] ;
; N/A ; None ; 3.422 ns ; ledin[3] ; ledout[3]$latch ; ledin[3] ;
; N/A ; None ; 3.256 ns ; ledin[3] ; ledout[4]$latch ; ledin[2] ;
; N/A ; None ; 3.241 ns ; ledin[3] ; ledout[4]$latch ; ledin[3] ;
; N/A ; None ; 3.164 ns ; ledin[3] ; ledout[3]$latch ; ledin[1] ;
; N/A ; None ; 2.983 ns ; ledin[3] ; ledout[4]$latch ; ledin[1] ;
; N/A ; None ; 2.950 ns ; ledin[3] ; ledout[6]$latch ; ledin[2] ;
; N/A ; None ; 2.935 ns ; ledin[3] ; ledout[6]$latch ; ledin[3] ;
; N/A ; None ; 2.677 ns ; ledin[3] ; ledout[6]$latch ; ledin[1] ;
; N/A ; None ; 1.864 ns ; ledin[3] ; ledout[5]$latch ; ledin[2] ;
; N/A ; None ; 1.849 ns ; ledin[3] ; ledout[5]$latch ; ledin[3] ;
; N/A ; None ; 1.591 ns ; ledin[3] ; ledout[5]$latch ; ledin[1] ;
; N/A ; None ; 0.244 ns ; ledin[1] ; ledout[0]$latch ; ledin[2] ;
; N/A ; None ; 0.229 ns ; ledin[1] ; ledout[0]$latch ; ledin[3] ;
; N/A ; None ; 0.221 ns ; ledin[2] ; ledout[1]$latch ; ledin[2] ;
; N/A ; None ; 0.206 ns ; ledin[2] ; ledout[1]$latch ; ledin[3] ;
; N/A ; None ; 0.123 ns ; ledin[1] ; ledout[1]$latch ; ledin[2] ;
; N/A ; None ; 0.108 ns ; ledin[1] ; ledout[1]$latch ; ledin[3] ;
; N/A ; None ; 0.058 ns ; ledin[2] ; ledout[0]$latch ; ledin[2] ;
; N/A ; None ; 0.043 ns ; ledin[2] ; ledout[0]$latch ; ledin[3] ;
; N/A ; None ; -0.029 ns ; ledin[1] ; ledout[0]$latch ; ledin[1] ;
; N/A ; None ; -0.052 ns ; ledin[2] ; ledout[1]$latch ; ledin[1] ;
; N/A ; None ; -0.150 ns ; ledin[1] ; ledout[1]$latch ; ledin[1] ;
; N/A ; None ; -0.215 ns ; ledin[2] ; ledout[0]$latch ; ledin[1] ;
; N/A ; None ; -0.641 ns ; ledin[2] ; ledout[2]$latch ; ledin[2] ;
; N/A ; None ; -0.656 ns ; ledin[2] ; ledout[2]$latch ; ledin[3] ;
; N/A ; None ; -0.661 ns ; ledin[1] ; ledout[3]$latch ; ledin[2] ;
; N/A ; None ; -0.676 ns ; ledin[1] ; ledout[3]$latch ; ledin[3] ;
; N/A ; None ; -0.739 ns ; ledin[1] ; ledout[2]$latch ; ledin[2] ;
; N/A ; None ; -0.754 ns ; ledin[1] ; ledout[2]$latch ; ledin[3] ;
; N/A ; None ; -0.845 ns ; ledin[2] ; ledout[3]$latch ; ledin[2] ;
; N/A ; None ; -0.853 ns ; ledin[1] ; ledout[4]$latch ; ledin[2] ;
; N/A ; None ; -0.860 ns ; ledin[2] ; ledout[3]$latch ; ledin[3] ;
; N/A ; None ; -0.868 ns ; ledin[1] ; ledout[4]$latch ; ledin[3] ;
; N/A ; None ; -0.872 ns ; ledin[0] ; ledout[0]$latch ; ledin[2] ;
; N/A ; None ; -0.887 ns ; ledin[0] ; ledout[0]$latch ; ledin[3] ;
; N/A ; None ; -0.914 ns ; ledin[2] ; ledout[2]$latch ; ledin[1] ;
; N/A ; None ; -0.934 ns ; ledin[1] ; ledout[3]$latch ; ledin[1] ;
; N/A ; None ; -0.991 ns ; ledin[0] ; ledout[1]$latch ; ledin[2] ;
; N/A ; None ; -1.006 ns ; ledin[0] ; ledout[1]$latch ; ledin[3] ;
; N/A ; None ; -1.012 ns ; ledin[1] ; ledout[2]$latch ; ledin[1] ;
; N/A ; None ; -1.035 ns ; ledin[2] ; ledout[4]$latch ; ledin[2] ;
; N/A ; None ; -1.050 ns ; ledin[2] ; ledout[4]$latch ; ledin[3] ;
; N/A ; None ; -1.118 ns ; ledin[2] ; ledout[3]$latch ; ledin[1] ;
; N/A ; None ; -1.126 ns ; ledin[1] ; ledout[4]$latch ; ledin[1] ;
; N/A ; None ; -1.145 ns ; ledin[0] ; ledout[0]$latch ; ledin[1] ;
; N/A ; None ; -1.160 ns ; ledin[1] ; ledout[6]$latch ; ledin[2] ;
; N/A ; None ; -1.175 ns ; ledin[1] ; ledout[6]$latch ; ledin[3] ;
; N/A ; None ; -1.264 ns ; ledin[0] ; ledout[1]$latch ; ledin[1] ;
; N/A ; None ; -1.308 ns ; ledin[2] ; ledout[4]$latch ; ledin[1] ;
; N/A ; None ; -1.343 ns ; ledin[2] ; ledout[6]$latch ; ledin[2] ;
; N/A ; None ; -1.358 ns ; ledin[2] ; ledout[6]$latch ; ledin[3] ;
; N/A ; None ; -1.433 ns ; ledin[1] ; ledout[6]$latch ; ledin[1] ;
; N/A ; None ; -1.616 ns ; ledin[2] ; ledout[6]$latch ; ledin[1] ;
; N/A ; None ; -1.793 ns ; ledin[0] ; ledout[3]$latch ; ledin[2] ;
; N/A ; None ; -1.808 ns ; ledin[0] ; ledout[3]$latch ; ledin[3] ;
; N/A ; None ; -1.855 ns ; ledin[0] ; ledout[2]$latch ; ledin[2] ;
; N/A ; None ; -1.870 ns ; ledin[0] ; ledout[2]$latch ; ledin[3] ;
; N/A ; None ; -1.975 ns ; ledin[0] ; ledout[4]$latch ; ledin[2] ;
; N/A ; None ; -1.990 ns ; ledin[0] ; ledout[4]$latch ; ledin[3] ;
; N/A ; None ; -2.066 ns ; ledin[0] ; ledout[3]$latch ; ledin[1] ;
; N/A ; None ; -2.128 ns ; ledin[0] ; ledout[2]$latch ; ledin[1] ;
; N/A ; None ; -2.234 ns ; ledin[1] ; ledout[5]$latch ; ledin[2] ;
; N/A ; None ; -2.248 ns ; ledin[0] ; ledout[4]$latch ; ledin[1] ;
; N/A ; None ; -2.249 ns ; ledin[1] ; ledout[5]$latch ; ledin[3] ;
; N/A ; None ; -2.281 ns ; ledin[0] ; ledout[6]$latch ; ledin[2] ;
; N/A ; None ; -2.296 ns ; ledin[0] ; ledout[6]$latch ; ledin[3] ;
; N/A ; None ; -2.414 ns ; ledin[2] ; ledout[5]$latch ; ledin[2] ;
; N/A ; None ; -2.429 ns ; ledin[2] ; ledout[5]$latch ; ledin[3] ;
; N/A ; None ; -2.507 ns ; ledin[1] ; ledout[5]$latch ; ledin[1] ;
; N/A ; None ; -2.554 ns ; ledin[0] ; ledout[6]$latch ; ledin[1] ;
; N/A ; None ; -2.687 ns ; ledin[2] ; ledout[5]$latch ; ledin[1] ;
; N/A ; None ; -3.366 ns ; ledin[0] ; ledout[5]$latch ; ledin[2] ;
; N/A ; None ; -3.381 ns ; ledin[0] ; ledout[5]$latch ; ledin[3] ;
; N/A ; None ; -3.639 ns ; ledin[0] ; ledout[5]$latch ; ledin[1] ;
+---------------+-------------+-----------+----------+-----------------+----------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Classic Timing Analyzer
Info: Version 7.1 Build 156 04/30/2007 SJ Full Version
Info: Processing started: Mon Dec 03 16:30:26 2007
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off ym4_1 -c ym4_1 --timing_analysis_only
Warning: Timing Analysis is analyzing one or more combinational loops as latches
Warning: Node "ledout[0]$latch" is a latch
Warning: Node "ledout[1]$latch" is a latch
Warning: Node "ledout[2]$latch" is a latch
Warning: Node "ledout[3]$latch" is a latch
Warning: Node "ledout[4]$latch" is a latch
Warning: Node "ledout[5]$latch" is a latch
Warning: Node "ledout[6]$latch" is a latch
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "ledin[1]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
Info: Assuming node "ledin[2]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
Info: Assuming node "ledin[3]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
Warning: Found 1 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
Info: Detected gated clock "Mux7~14" as buffer
Info: tsu for register "ledout[5]$latch" (data pin = "ledin[0]", clock pin = "ledin[1]") is 4.481 ns
Info: + Longest pin to register delay is 11.653 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_100; Fanout = 7; PIN Node = 'ledin[0]'
Info: 2: + IC(6.856 ns) + CELL(0.114 ns) = 8.439 ns; Loc. = LC_X5_Y10_N6; Fanout = 1; COMB Node = 'Mux5~9'
Info: 3: + IC(2.624 ns) + CELL(0.590 ns) = 11.653 ns; Loc. = LC_X20_Y13_N2; Fanout = 1; REG Node = 'ledout[5]$latch'
Info: Total cell delay = 2.173 ns ( 18.65 % )
Info: Total interconnect delay = 9.480 ns ( 81.35 % )
Info: + Micro setup delay of destination is 0.842 ns
Info: - Shortest clock path from clock "ledin[1]" to destination register is 8.014 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_10; Fanout = 8; CLK Node = 'ledin[1]'
Info: 2: + IC(1.493 ns) + CELL(0.114 ns) = 3.076 ns; Loc. = LC_X5_Y10_N8; Fanout = 7; COMB Node = 'Mux7~14'
Info: 3: + IC(4.824 ns) + CELL(0.114 ns) = 8.014 ns; Loc. = LC_X20_Y13_N2; Fanout = 1; REG Node = 'ledout[5]$latch'
Info: Total cell delay = 1.697 ns ( 21.18 % )
Info: Total interconnect delay = 6.317 ns ( 78.82 % )
Info: tco from clock "ledin[2]" to destination pin "ledout[2]" through register "ledout[2]$latch" is 13.499 ns
Info: + Longest clock path from clock "ledin[2]" to source register is 8.264 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_7; Fanout = 8; CLK Node = 'ledin[2]'
Info: 2: + IC(1.588 ns) + CELL(0.292 ns) = 3.349 ns; Loc. = LC_X5_Y10_N8; Fanout = 7; COMB Node = 'Mux7~14'
Info: 3: + IC(4.801 ns) + CELL(0.114 ns) = 8.264 ns; Loc. = LC_X6_Y9_N2; Fanout = 1; REG Node = 'ledout[2]$latch'
Info: Total cell delay = 1.875 ns ( 22.69 % )
Info: Total interconnect delay = 6.389 ns ( 77.31 % )
Info: + Micro clock to output delay of source is 0.000 ns
Info: + Longest register to pin delay is 5.235 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X6_Y9_N2; Fanout = 1; REG Node = 'ledout[2]$latch'
Info: 2: + IC(3.111 ns) + CELL(2.124 ns) = 5.235 ns; Loc. = PIN_98; Fanout = 0; PIN Node = 'ledout[2]'
Info: Total cell delay = 2.124 ns ( 40.57 % )
Info: Total interconnect delay = 3.111 ns ( 59.43 % )
Info: th for register "ledout[0]$latch" (data pin = "ledin[3]", clock pin = "ledin[2]") is 4.360 ns
Info: + Longest clock path from clock "ledin[2]" to destination register is 8.289 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_7; Fanout = 8; CLK Node = 'ledin[2]'
Info: 2: + IC(1.588 ns) + CELL(0.292 ns) = 3.349 ns; Loc. = LC_X5_Y10_N8; Fanout = 7; COMB Node = 'Mux7~14'
Info: 3: + IC(4.826 ns) + CELL(0.114 ns) = 8.289 ns; Loc. = LC_X5_Y10_N5; Fanout = 1; REG Node = 'ledout[0]$latch'
Info: Total cell delay = 1.875 ns ( 22.62 % )
Info: Total interconnect delay = 6.414 ns ( 77.38 % )
Info: + Micro hold delay of destination is 0.000 ns
Info: - Shortest pin to register delay is 3.929 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_16; Fanout = 6; CLK Node = 'ledin[3]'
Info: 2: + IC(1.437 ns) + CELL(0.292 ns) = 3.198 ns; Loc. = LC_X5_Y10_N2; Fanout = 1; COMB Node = 'Mux0~9'
Info: 3: + IC(0.439 ns) + CELL(0.292 ns) = 3.929 ns; Loc. = LC_X5_Y10_N5; Fanout = 1; REG Node = 'ledout[0]$latch'
Info: Total cell delay = 2.053 ns ( 52.25 % )
Info: Total interconnect delay = 1.876 ns ( 47.75 % )
Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 10 warnings
Info: Allocated 106 megabytes of memory during processing
Info: Processing ended: Mon Dec 03 16:30:27 2007
Info: Elapsed time: 00:00:01
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