dds_sin.fit.rpt

用vhdl编写的程序

; 129      ; 105        ; 2        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 130      ; 106        ; 2        ; dclk                                      ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; 131      ; 107        ; 2        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 132      ; 108        ; 2        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 133      ; 109        ; 2        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 134      ; 110        ; 2        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 135      ;            ;          ; VCCINT                                    ; power  ;              ; 1.5V    ; --         ;                 ; --       ; --           ;
; 136      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 137      ;            ; 2        ; VCCIO2                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 138      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 139      ; 111        ; 2        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 140      ; 112        ; 2        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 141      ; 113        ; 2        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 142      ; 114        ; 2        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; 143      ; 115        ; 2        ; amp                                       ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; 144      ; 116        ; 2        ; RD                                        ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
+----------+------------+----------+-------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+


+----------------------------------------------------------------------+
; PLL Summary                                                          ;
+-----------------------------+----------------------------------------+
; Name                        ; ppl2_5:ppl|altpll:altpll_component|pll ;
+-----------------------------+----------------------------------------+
; PLL type                    ; -                                      ;
; Scan chain                  ; None                                   ;
; PLL mode                    ; Normal                                 ;
; Feedback source             ; --                                     ;
; Compensate clock            ; clock0                                 ;
; Switchover on loss of clock ; --                                     ;
; Switchover counter          ; --                                     ;
; Primary clock               ; --                                     ;
; Input frequency 0           ; 100.0 MHz                              ;
; Input frequency 1           ; --                                     ;
; Nominal PFD frequency       ; 100.0 MHz                              ;
; Nominal VCO frequency       ; 1000.0 MHz                             ;
; Freq min lock               ; 49.09 MHz                              ;
; Freq max lock               ; 100.0 MHz                              ;
; Clock Offset                ; 0 ps                                   ;
; M VCO Tap                   ; 0                                      ;
; M Initial                   ; 1                                      ;
; M value                     ; 10                                     ;
; N value                     ; 1                                      ;
; M counter delay             ; --                                     ;
; N counter delay             ; --                                     ;
; M2 value                    ; --                                     ;
; N2 value                    ; --                                     ;
; SS counter                  ; --                                     ;
; Downspread                  ; --                                     ;
; Spread frequency            ; --                                     ;
; enable0 counter             ; --                                     ;
; enable1 counter             ; --                                     ;
; Real time reconfigurable    ; --                                     ;
; Scan chain MIF file         ; --                                     ;
; Preserve counter order      ; Off                                    ;
; PLL location                ; PLL_1                                  ;
; Inclk0 signal               ; sysclk                                 ;
; Inclk1 signal               ; --                                     ;
+-----------------------------+----------------------------------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; PLL Usage                                                                                                                                                                                             ;
+------------------------------------------+--------------+------+-----+------------------+-------------+-------+------------+---------+---------------+---------------+------------+---------+---------+
; Name                                     ; Output Clock ; Mult ; Div ; Output Frequency ; Phase Shift ; Delay ; Duty Cycle ; Counter ; Counter Delay ; Counter Value ; High / Low ; Initial ; VCO Tap ;
+------------------------------------------+--------------+------+-----+------------------+-------------+-------+------------+---------+---------------+---------------+------------+---------+---------+
; ppl2_5:ppl|altpll:altpll_component|_clk0 ; clock0       ; 5    ; 2   ; 250.0 MHz        ; 0 (0 ps)    ; 0 ps  ; 50/50      ; G1      ; --            ; 4             ; 2/2 Even   ; 1       ; 0       ;
+------------------------------------------+--------------+------+-----+------------------+-------------+-------+------------+---------+---------------+---------------+------------+---------+---------+


+------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO                         ;
+---------------------+-------+------------------------------------+
; I/O Standard        ; Load  ; Termination Resistance             ;
+---------------------+-------+------------------------------------+
; LVTTL               ; 10 pF ; Not Available                      ;
; LVCMOS              ; 10 pF ; Not Available                      ;
; 2.5 V               ; 10 pF ; Not Available                      ;
; 1.8 V               ; 10 pF ; Not Available                      ;
; 1.5 V               ; 10 pF ; Not Available                      ;
; SSTL-3 Class I      ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-3 Class II     ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class I      ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II     ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential SSTL-2 ; 30 pF ; (See SSTL-2)                       ;
; LVDS                ; 4 pF  ; 100 Ohm (Differential)             ;
; RSDS                ; 0 pF  ; 100 Ohm (Differential)             ;
+---------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                                                                                                                                                                                                                                                                                                               ;
+----------------------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node                               ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name                                                                                                                                                ;
+----------------------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; |dds_sin                                                 ; 566 (115)   ; 314          ; 51200       ; 48   ; 0            ; 252 (35)     ; 111 (42)          ; 203 (38)         ; 257 (28)        ; 30 (0)     ; |dds_sin                                                                                                                                                           ;
;    |ddsc:i_dds|                                          ; 149 (149)   ; 138          ; 40960       ; 0    ; 0            ; 11 (11)      ; 63 (63)           ; 75 (75)          ; 74 (74)         ; 0 (0)      ; |dds_sin|ddsc:i_dds                                                                                                                                                ;
;