autoconstraint_state1.sdc

Design and Test_Verilog HDL——EDA先锋工作室《设计与验证—Verilog HDL》配书源代码

#Begin clock constraint
define_clock -name {b:state1|clk} -period 1.961 -clockgroup Autoconstr_clkgroup_0 -rise 0.000 -fall 0.981 -route 0.000 
#End clock constraint