state2.prf

来自「Design and Test_Verilog HDL——EDA先锋工作室《设计」· PRF 代码 · 共 13 行

PRF
13 行
字号 
#
# Logical Preferences generated for Lucent by Synplify 8.1.0, Build 532R.
#

# Period Constraints
FREQUENCY PORT "clk" 364.2 MHz;
# Output Constraints
# Input Constraints

BLOCK ASYNCPATHS;

# End of generated Logical Preferences.

state2.prf - 源码说明

本页面展示了「Design and Test_Verilog HDL——EDA先锋工作室《设计与验证—Verilog HDL》配书源代码」中的 state2.prf 源码文件，采用 PRF 编程语言编写，共 13 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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