bk_shift1

用Verilog实现国内第一个商用密码算法SMS4的加密和解密。

// synopsys translate_off
`include "timescale.v"
// synopsys translate_on

module B_SHIFT1 (b1_out,
                  b1_in,
                  clk,
                  reset);

parameter BWIDTH=32;

output [BWIDTH-1:0] b1_out;
reg    [BWIDTH-1:0] b1_out;
input  [BWIDTH-1:0] b1_in;
reg    [BWIDTH-1:0] b1_out_wire;
input  clk;
input  reset;

always @ (posedge clk or negedge reset)
   if (!reset)
      b1_out<=0;
       else
         b1_out<=b1_out_wire;       
         
always @ (b1_in)
   begin : shift
     b1_out_wire[31]=b1_in[18];
     b1_out_wire[30]=b1_in[17];
     b1_out_wire[29]=b1_in[16];
     b1_out_wire[28]=b1_in[15];
     b1_out_wire[27]=b1_in[14];
     b1_out_wire[26]=b1_in[13];
     b1_out_wire[25]=b1_in[12];
     b1_out_wire[24]=b1_in[11];
     b1_out_wire[23]=b1_in[10];
     b1_out_wire[22]=b1_in[9];
     b1_out_wire[21]=b1_in[8];
     b1_out_wire[20]=b1_in[7];
     b1_out_wire[19]=b1_in[6];
     b1_out_wire[18]=b1_in[5];
     b1_out_wire[17]=b1_in[4];
     b1_out_wire[16]=b1_in[3];
     b1_out_wire[15]=b1_in[2];
     b1_out_wire[14]=b1_in[1];
     b1_out_wire[13]=b1_in[0];
     b1_out_wire[12]=b1_in[31];
     b1_out_wire[11]=b1_in[30];
     b1_out_wire[10]=b1_in[29];
     b1_out_wire[9]=b1_in[28];
     b1_out_wire[8]=b1_in[27];
     b1_out_wire[7]=b1_in[26];
     b1_out_wire[6]=b1_in[25];
     b1_out_wire[5]=b1_in[24];
     b1_out_wire[4]=b1_in[23];
     b1_out_wire[3]=b1_in[22];
     b1_out_wire[2]=b1_in[21];
     b1_out_wire[1]=b1_in[20];
     b1_out_wire[0]=b1_in[19]; 
   end 
endmodule