hrns_cc.v

来自「FPGA的一个学习用的代码。主要表示了验证环境的搭建」· Verilog 代码 · 共 42 行

module hrns_cc
(
  sys_clk,
  sys_rst
);

input sys_clk;
input sys_rst;

wire         cpu_cs_cc_n;
wire         cpu_oe_cc_n;
wire         cpu_we_cc_n;
wire  [9:0]  cpu_adr_cc ;
wire  [31:0] cpu_dat_cc ;
wire  [31:0] cc_dat_cpu ;

bfm_cc u_bfm_cc
(
 sys_clk     (sys_clk     ),
 cpu_cs_cc_n (cpu_cs_cc_n ),
 cpu_oe_cc_n (cpu_oe_cc_n ),
 cpu_we_cc_n (cpu_we_cc_n ),
 cpu_adr_cc  (cpu_adr_cc  ),
 cpu_dat_cc  (cpu_dat_cc  ),
 cc_dat_cpu  (cc_dat_cpu  )

);

cc u_cc
(
 sys_clk     (sys_clk     ),
 sys_rst     (sys_rst     ),
 cpu_cs_cc_n (cpu_cs_cc_n ),
 cpu_oe_cc_n (cpu_oe_cc_n ),
 cpu_we_cc_n (cpu_we_cc_n ),
 cpu_adr_cc  (cpu_adr_cc  ),
 cpu_dat_cc  (cpu_dat_cc  ),
 cc_dat_cpu  (cc_dat_cpu  )
);


endmodule